存储器装置及其操作方法与流程

本申请要求于2015年12月4日提交的申请号为10-2015-0172401的韩国专利申请的优先权，其全部内容通过引用并入本文。

技术领域

本发明的示例性实施例涉及一种存储器装置的编程/擦除验证操作，且更特别地，涉及一种用于通过编程/擦除验证操作检查存储器单元的状态的存储器装置及其操作方法。

背景技术：

计算机环境范式已经转变为能够在任何地方和任何时间使用的普适计算系统。因此，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用已迅速地增加。这些便携式电子装置通常使用具有用于存储数据的一个或多个半导体存储器装置，即数据存储装置的存储器系统。存储器系统可被用作便携式电子装置的主要或辅助存储器装置。

使用半导体存储器装置的存储器系统提供了优良的稳定性、耐久性、高的信息存取速度和低功耗，这是因为不像其它类型的数据存储装置，它们没有移动部件。具有这些优势的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡和固体驱动器(SSD)。

技术实现要素：

本公开的各种实施例涉及一种用于通过编程/擦除验证操作检查存储器单元的状态的存储器装置和其操作方法。

在本公开的实施例中，存储器装置可包括：多个存储块，每个存储块包括多个存储器单元；读取/写入电路，其适于读取多个存储器单元的第一组存储器单元的数据并且适于验证对第一组存储器单元的每个存储器单元的编程操作；成功/失败检查电路，其适于比较第一参考位数与第一组存储器单元中的作为读取/写入电路的验证操作的结果被验证为编程失败的第一存储器单元的数量，并且适于检查第一组存储器单元是成功还是失败；以及控制电路，其适于当作为成功/失败检查电路的成功/失败检查操作的结果，发现第一组存储器单元成功时，基于小于第一参考位数的第二参考位数，控制成功/失败检查电路以重新检查第一组存储器单元是成功还是失败。

在本公开的实施例中，存储器装置可包括：多个存储块，每个存储块包括多个存储器单元；读取/写入电路，其适于读取每个存储块的多个存储器单元的数据并且验证对存储块的擦除操作；成功/失败检查电路，其适于比较第一参考位数与多个存储器单元中的作为读取/写入电路的验证操作的结果被验证为擦除失败的第一存储器单元的数量，并且适于检查存储块是成功还是失败；以及控制电路，其适于当作为成功/失败检查电路的成功/失败检查操作的结果，发现存储块成功时，基于小于第一参考位数的第二参考位数，控制成功/失败检查电路以重新检查存储块是成功还是失败。

在本公开的实施例中，存储器装置的操作方法可包括：通过将编程电压施加于多个存储器单元的第一组存储器单元上，对多个存储器单元的第一组存储器单元编程；验证第一组存储器单元的每一个的编程状态；比较第一参考位数与第一组存储器单元中的作为编程状态的验证结果被验证为编程失败的第一存储器单元的数量；检查第一组存储器单元是成功还是失败；以及当作为第一组存储器单元的检查结果，发现第一组存储器单元成功时，基于小于第一参考位数的第二参考位数，重新检查第一组存储器单元是成功还是失败。

附图说明

图1是说明根据本发明的实施例的包括存储器系统的数据处理系统的简图。

图2是说明在图1的存储器系统中采用的存储器装置的简图。

图3是说明图2的存储器装置的存储块的配置示例的电路图。

图4-图11是示意性地说明根据本发明的各种实施例的图2的存储器装置的各方面的简图。

图12是说明根据本发明的实施例的存储器装置的配置的简图。

图13是根据本发明的实施例的包括在图12的读取/写入电路中的页面缓冲器的示例的电路图。

图14是根据本发明的实施例的图12的成功/失败检查电路的示例的电路图。

图15是说明根据本发明的实施例的图12的存储器装置的总体操作的简图。

具体实施方式

下面将参照附图描述各个实施例。然而，注意的是，本发明可呈现为不同形式，并且不应被理解为限于本文所阐述的实施例。而是，提供这些实施例使得本公开将彻底且完整，并且将本发明充分地传达给本领域技术人员。

在整个公开中，在本发明的各幅附图和实施例中，使用相同的参考标号指代相同的部件。

将理解的是，虽然可在本文使用术语“第一”、“第二”、“第三”等以描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。使用这些术语以将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，在不脱离本公开的精神和范围的情况下，下文所描述的第一元件、第一组件、第一区域、第一层或第一部分可被称做第二元件、第二组件、第二区域、第二层或第二部分。

将进一步理解的是，当元件或层被称作“连接至”或“联接至”另一个元件或层时，其可以直接在另一个元件或层上、连接至或联接至另一个元件或层，或可存在一个或多个中间元件或层。另外，也将理解的是，当元件或层被称作在两个元件或层“之间”时，其可以是两个元件或层之间唯一的元件或层，或者也可存在一个或多个中间元件或层。

并且，本文使用的术语只是用于描述具体实施例的目的，而不旨在限制本公开。如本文使用的，单数形式“一”和“一个”旨在也包括复数形式，除非上下文另外清楚地表明。将进一步理解的是，当在本说明书中使用时，术语“包括”、“包括有”、“包含”和“包含有”指定所陈述的特征、整体、操作、元件和/或组件的存在，但不排除一个或多个其它特征、整体、操作、元件、组件和/或其组合的存在或添加。如本文使用的，术语“和/或”包括一个或多个相关列出项目的任意和所有的组合。

除非另有说明，否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语的术语应被解释为具有与其在相关领域的语境中的含义相一致的含义，并不应以理想化或过于正式的意义来解释，除非本文专门如此定义。

在下面的描述中，为了提供本公开的彻底理解，阐述许多具体细节。可在无某些或所有这些具体细节的情况下实践本公开。在其它情况下，为了不使本公开不必要混淆，不再详细地描述熟知的进程结构和/或进程。下文中，将参照附图详细地描述本公开的各个实施例。

现在参照图1，提供根据本发明的实施例的数据处理系统100。数据处理系统100可包括主机102和存储器系统110。

主机102可包括任何合适的电子装置。例如，主机102可包括诸如移动电话、MP3播放器、笔记本电脑等便携式电子装置。主机可包括诸如台式电脑、游戏机、TV、投影仪等非便携式电子装置。

存储器系统110可响应于来自主机102的请求存储待被主机102访问的数据。存储器系统110可用作主机102的主要存储器系统或辅助存储器系统。存储器系统110可根据主机接口的协议被实施为与主机102电联接。可使用一个或多个半导体存储器装置。可使用易失性存储器装置或非易失性存储器装置。例如，存储器系统110可利用固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸的MMC(RS-MMC)和微型-MMC、安全数字(SD)卡、迷你-SD和微型-SD、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等来实施。

用于存储器系统110的存储装置可利用诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等易失性存储器装置来实施。可选地，用于存储器系统110的存储装置可利用诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)等非易失性存储器装置来实施。

存储器系统110可包括用于存储数据的存储器装置150和用于控制数据在存储器装置150中的存储的控制器130。存储器装置150中存储的数据可被主机102访问。

控制器130和存储器装置150可被集成在单个半导体装置中。例如，控制器130和存储器装置150可被集成在配置为固态驱动器(SSD)的半导体装置中。将存储器系统110配置为SSD通常可容许主机102的操作速度显著提高。

控制器130和存储器装置150可被集成在配置为诸如个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型-MMC、安全数字(SD)卡、迷你-SD、微型-SD和SDHC、通用闪速存储(UFS)装置等存储卡的半导体装置中。

并且，例如，存储器系统110可以是或者包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式电脑、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、航海装置、黑匣子、数字相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下传输和接收信息的装置、配置家庭网络的各种电子装置中的一个、配置计算机网络的各种电子装置中的一个、配置远程信息处理网络的各种电子装置中的一个、RFID装置、配置计算系统的各种组成元件中的一个等。

存储器装置150可存储从主机102提供的数据。在读取操作期间，存储器装置150可将存储的数据提供至主机102。可采用一个或多个存储器装置150。一个或多个存储器装置150可基本上相同。一个或多个存储器装置可以是不同的存储器装置。存储器装置150可包括一个或多个存储块152、154和156。存储块152、154和156中的每个可包括多个页面。每个页面可包括电联接至多个字线(WL)的多个存储器单元。存储器装置150可以是甚至当电源被切断或关闭时能够保留所存储的数据的非易失性存储器装置。根据实施例，存储器装置可以是闪速存储器。存储器装置可以是具有三维(3D)堆叠结构的闪速存储器装置。稍后在本文中参照图2-图11描述具有三维(3D)堆叠结构的非易失性存储器装置150的示例。

控制器130可控制存储器装置150的诸如读取操作、写入操作、编程操作和/或擦除操作的全部操作。通常，控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可响应于来自主机102的读取请求，将从存储器装置150读取的数据提供至主机102。或者，也作为示例，控制器可响应于写入请求将从主机102提供的数据存储到存储器装置150中。

可以使用任何合适的控制器。例如，控制器130可包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、NAND闪速控制器(NFC)142和存储器144。

主机接口单元132可处理从主机102提供的命令和/或数据。主机接口单元132可通过诸如以下的各种接口协议中的至少一个与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电路(IDE)等。主机接口单元132可包括适于与主机102和如所需的控制器130的其它组件通信的任何合适的电路、系统或装置。

在读取操作期间，ECC单元138可检测并且校正从存储器装置150中读取的数据的错误。可以采用各种检测和校正技术。例如，如果由ECC单元138检测的错误位的数量大于或等于可校正错误位的阀值数量，则ECC单元138可不校正错误位并输出指示校正错误位失败的错误校正失败信号。

ECC单元138可基于任何合适的错误校正方案执行错误校正操作。例如，ECC单元138可基于诸如以下的编码调制方案执行错误校正操作：例如，低密度奇偶校验(LDPC)码、博斯-乔德里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、格码调制(TCM)、组编码调制(BCM)等。ECC单元138可包括错误检测和校正操作所需的任何合适的电路、系统或装置。

PMU 140可为控制器130提供和管理电力。例如，如所需要，PMU 140可提供和管理用于控制器130的各种组件的电力。

NFC 142可用作控制器130和存储器装置150之间的存储器接口，从而容许控制器130响应于来自主机102的请求控制存储器装置150。例如，NFC 142可产生用于存储器装置150的控制信号。当存储器装置150为闪速存储器特别是NAND闪速存储器时，NFC可在处理器134的控制下处理数据。

存储器144可用作存储器系统110和控制器130的工作存储器并且存储用于驱动存储器系统110和控制器130的数据。例如，当控制器130控制存储器装置150的操作时，存储器144可存储由控制器130和存储器装置150用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。

存储器144可以是或包括易失性存储器。例如，存储器144可以是或包括静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。如上所述，存储器144可存储由主机102和存储器装置150用于读取操作和/或写入操作的数据。存储器144可以是或包括编程存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。

处理器134可控制存储器系统110的一般操作。例如，处理器134可响应于来自主机102的写入请求控制存储器装置150的写入操作。并且，例如，处理器134可响应于来自主机102的读取请求控制存储器装置150的读取操作。处理器134可驱动也被称为闪存转换层(FTL)的固件以用于控制存储器系统110的一般操作。处理器134可利用微处理器、中央处理单元(CPU)等来实施。可使用任何合适的处理器。

例如，管理单元(未示出)可被包括在处理器134中，用于执行存储器装置150的坏块管理。因此，管理单元可找到包括在存储器装置150中的坏存储块，即处于用于进一步使用的不令人满意的条件中的存储块，并且对坏存储块执行坏块管理操作。例如，当诸如NAND闪速存储器的闪速存储器被用作存储器装置150时，由于NAND逻辑功能的内在特性，可在写入操作期间发生编程失败。在坏块管理期间，编程失败的存储块(例如，坏存储块)的数据可被编程至新的存储块中。由于编程失败导致的坏块可使存储器装置，特别是具有3D堆叠结构的存储器装置的利用效率严重恶化，从而负面影响存储器系统110的可靠性。

参照图2，存储器装置150可包括多个存储块，例如第零至第(N-1)块210至240，其中N为正整数。多个存储块210至240中的每一个可包括多个页面，例如，2^M数量的页面(2^M页面)，其中M为正整数。多个页面中的每一个可包括多个存储器单元，其中多个字线可电联接至多个存储器单元。注意的是，可以采用任何数量的合适的块且每块可采用任何数量的合适的页面。

根据每个存储器单元中可存储的位的数量，存储块可以是单层单元(SLC)存储块和/或多层单元(MLC)存储块。SLC存储块可包括利用存储器单元实施的多个页面，其中每个存储器单元能够存储1位数据。MLC存储块可包括利用存储器单元实施的多个页面，其中每个存储器单元能够存储多位数据，例如，两位或更多位数据。可采用包括利用每个能够存储3位数据的存储器单元实施的多个页面的MLC存储块并且其可被称作三层单元(TLC)存储块。

在写入操作期间，多个存储块210至240的每一个存储块可存储从主机装置102提供的数据并且可在读取操作期间将存储的数据提供至主机102。

参照图3，存储器装置150的存储块152可包括分别电联接至位线BL0至BLm-1的多个单元串340。每个单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可串联地电联接在选择晶体管DST和SST之间。各自的存储器单元MC0至MCn-1可由多层单元(MLC)组成，其中每一个多层单元存储多个位的数据信息。存储器单元可具有任何合适的架构。

在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线以及“CSL”表示共源线。

作为示例，图3示出由NAND闪速存储器单元所配置的存储块152。然而，将注意的是，存储块152不限于NAND闪速存储器，并且在其它实施例中可由NOR闪速存储器、组合有至少两种存储器单元的混合闪速存储器或具有内置在存储器芯片内的控制器的NAND闪速存储器来实现。并且，半导体装置的操作特性不仅可被应用至其中通过导电浮栅配置电荷存储层的闪速存储器装置，而且可被应用至其中通过介电层配置电荷存储层的电荷捕获闪存(CTF)。

还注意的是，存储器装置150不限于仅闪速存储器装置。例如，存储器装置150可以是DRAM或SRAM装置。

存储器装置150的电压发生器310可产生根据操作模式待被供应至各自的字线的字线电压，例如编程电压、读取电压或通过电压。电压发生器310可产生待被供应至体材料(bulk)，例如其中形成有存储器单元的阱区的电压。电压发生器310可在控制电路(未示出)的控制下执行电压产生操作。电压发生器310可产生多个可变的读取电压，从而产生多个读取数据。电压发生器310可在控制电路的控制下选择存储块或存储器单元阵列的扇区中的一个，选择被选择的存储块的字线中的一个并且将字线电压提供至被选择的字线和未被选择的字线。

存储器装置150的读取/写入电路320可由控制电路来控制并且可根据操作模式用作感测放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可作为感测放大器，用于从存储器单元阵列中读取数据。并且，在编程操作期间，读取/写入电路320可作为写入驱动器，用于根据待存储在存储器单元阵列中的数据来驱动位线。在编程操作期间，读取/写入电路320可从缓冲器(未示出)中接收待被写入在存储器单元阵列中的数据，并可以根据输入的数据来驱动位线。为了此目的，读取/写入电路320可包括分别对应于列(或位线)或者列对(或位线对)的多个页面缓冲器322、324和326。页面缓冲器322、324和326中的每一个可包括多个锁存器(未示出)。

图4是说明根据本发明的实施例的存储器装置150的多个存储块152至156的示例的框图。

如图4中示出，存储器装置150可包括多个存储块BLK0至BLKN-1。存储块BLK0至BLKN-1中的每一个可以3D结构或垂直结构来实现。各自的存储块BLK0至BLKN-1可包括在第一至第三方向例如x-轴方向、y-轴方向和z-轴方向上延伸的多个结构。

各自的存储块BLK0至BLKN-1可包括在第二方向上延伸的多个NAND串NS(图8)。多个NAND串NS可在第一方向和第三方向上提供。每一个NAND串NS可被电联接至位线BL、至少一个源极选择行SSL、至少一个接地选择行GSL、多个字线WL、至少一个虚拟字线DWL和共源线CSL。各自的存储块BLK0至BLKN-1可被电联接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL和多个共源线CSL。

图5为图4中示出的多个存储块BLK0至BLKN-1的一个存储块BLKi的立体图。图6为图5中示出的存储块BLKi的沿线I-I＇截取的截面图。

参照图5和图6，存储块BLKi可包括在第一至第三方向上延伸的结构。

存储块可包括衬底5111，该衬底5111包括掺杂有第一类型杂质的硅材料。例如，衬底5111可包括掺杂有p-型杂质的硅材料。衬底5111可以是p-型阱，例如口袋(pocket)p阱。衬底5111可进一步包括围绕p-型阱的n-型阱。虽然在本发明的实施例中，衬底5111被例示为p-型硅，但是将注意的是，衬底5111不限于p-型硅。

在第一方向上延伸的多个掺杂区域5311至5314可被设置在衬底5111上方。掺杂区域在第三方向上以均匀间隔隔开。多个掺杂区域5311至5314可含有与衬底5111中使用的杂质的类型不同的第二类型杂质。例如，多个掺杂区域5311至5314可掺杂有n-型杂质。虽然在本发明的实施例中，第一至第四掺杂区域5311至5314被例示为n-型，但是注意的是其并不限于n-型。

在第一掺杂区域5311和第二掺杂区域5312之间的衬底5111上方的区域中，在第一方向上延伸的多个介电材料区域5112可在第二方向上以均匀间隔隔开。介电材料区域5112也可在第二方向上与衬底5111分离预定距离。介电材料区域5112中的每一个可在第二方向上彼此分离预设距离。介电材料5112可包括诸如氧化硅的任何合适的介电材料。

在两个连续的掺杂区域之间例如在掺杂区域5311和5312之间的衬底5111上方的区域中，多个柱状物5113在第一方向上以均匀间隔隔开。多个柱状物5113在第二方向上延伸并且可穿过介电材料区域5112使得它们与衬底5111电联接。每个柱状物5113可包括一种或多种材料。例如，每个柱状物5113可包括内层5115和外表面层5114。表面层5114可包括掺杂有杂质的掺杂的硅材料。例如，表面层5114可包括掺杂有与衬底5111相同或相同类型杂质的硅材料。虽然在本发明的实施例中，表面层5114被例示为包括p-型硅，但是表面层5114并不限于p-型硅且本领域技术人员可能容易设想到其它实施例，在这些实施例中，衬底5111和柱状物5113的表面层5114可掺杂有n-型杂质。

每个柱状物5113的内层5115可以由介电材料形成。内层5115可以是或包括诸如氧化硅的介电材料。

在第一掺杂区域5311和第二掺杂区域5312之间的区域内，介电层5116可沿着介电材料区域5112、柱状物5113和衬底5111的暴露表面设置。介电层5116的厚度可小于介电材料区域5112之间的距离的一半。换句话说，不同于介电材料5112和介电层5116的材料的区域可被设置在(i)介电材料区域5112的第一介电材料的底面下方的介电层5116和(ii)设置在介电材料区域5112的第二介电材料的顶面上方的介电层5116之间。介电材料区域5112可位于第一介电材料下方。

在连续的掺杂区域之间的区域中，诸如在第一掺杂区域5311和第二掺杂区域5312之间的区域中，多个导电材料区域5211至5291可被设置在介电层5116的暴露表面上方。在第一方向上延伸的多个导电材料区域可以在与多个介电材料区域5112的交叉配置中在第二方向上以均匀间隔隔开。介电层5116填充导电材料区域和介电材料区域5112之间的空间。因此例如，在第一方向上延伸的导电材料区域5211可被设置在与衬底5111邻近的介电材料区域5112和衬底5111之间。特别地，在第一方向上延伸的导电材料区域5211可被设置在(i)设置在衬底5111上方的介电层5116和(ii)设置在与衬底5111邻近的介电材料区域5112的底面下方的介电层5116之间。

在第一方向上延伸的导电材料区域5211至5291中的每一个可被设置在(i)设置在介电材料区域5112的顶面上方的介电层5116和(ii)设置在下一个介电材料区域5112的底面下方的介电层5116之间。在第一方向上延伸的导电材料区域5221至5281可被设置在介电材料区域5112之间。在第一方向上延伸的顶部导电材料区域5291可被设置在最上面的介电材料5112上方。在第一方向上延伸的导电材料区域5211至5291可由金属材料制成或者包括金属材料。在第一方向上延伸的导电材料区域5211至5291可由诸如多晶硅的导电材料制成或者包括诸如多晶硅的导电材料。

在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置在第一方向上延伸的多个介电材料区域5112、顺序地设置在第一方向上并且在第二方向上穿过多个介电材料区域5112的多个柱状物5113、设置在多个介电材料区域5112和多个柱状物5113的暴露表面上方的介电层5116和在第一方向上延伸的多个导电材料区域5212至5292。

在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置在第一方向上延伸的多个介电材料区域5112、顺序地设置在第一方向上并且在第二方向上穿过多个介电材料区域5112的多个柱状物5113、设置在多个介电材料区域5112和多个柱状物5113的暴露表面上方的介电层5116和在第一方向上延伸的多个导电材料区域5213至5293。

漏极5320可分别设置在多个柱状物5113之上。漏极5320可以由掺杂有第二类型杂质的硅材料制成。漏极5320可以由掺杂有n-型杂质的硅材料制成。虽然为了解释方便，漏极5320被例示为包括n-型硅，但注意到的是，漏极5320并不限于n-型硅。例如，每个漏极5320的宽度可大于每个对应的柱状物5113的宽度。每个漏极5320可以焊盘的形状设置在每个对应的柱状物5113的顶面上方。

在第三方向上延伸的导电材料区域5331至5333可被设置在漏极5320上方。导电材料区域5331至5333中的每一个可在第一方向上彼此以预设的分开距离延伸地设置在顺序地设置在第三方向上的漏极5320上方。各自的导电材料区域5331至5333可与在其下的漏极5320电联接。漏极5320和在第三方向上延伸的导电材料区域5331至5333可通过接触插塞电联接。在第三方向上延伸的导电材料区域5331至5333可由金属材料制成。在第三方向上延伸的导电材料区域5331至5333可由诸如多晶硅的导电材料制成。

在图5和图6中，各自的柱状物5113可与介电层5116和在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293一起形成串。各自的柱状物5113可与介电层5116和在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293一起形成NAND串NS。每一个NAND串NS可包括多个晶体管结构TS。

现在参照图7，在图6所示的晶体管结构TS中，介电层5116可包括第一至第三子介电层5117、5118和5119。

在每一柱状物5113中的p-型硅的表面层5114可作为主体。与柱状物5113邻近的第一子介电层5117可作为隧穿介电层，并且可包括热氧化层。

第二子介电层5118可作为电荷存储层。第二子介电层5118可作为电荷捕获层，并且可包括氮化物层或诸如氧化铝层、氧化铪层等金属氧化物层。

与导电材料5233邻近的第三子介电层5119可作为阻断介电层。与导电材料5233邻近的在第一方向上延伸的第三子介电层5119可被形成为单层或多层。第三子介电层5119可以是介电常数大于第一子介电层5117和第二子介电层5118的诸如氧化铝层、氧化铪层等高-k介电层。

导电材料5233可作为栅或控制。例如，栅或控制栅5233、阻断介电层5119、电荷存储层5118、隧穿介电层5117和主体5114可形成晶体管或存储器单元晶体管结构。例如，第一至第三子介电层5117至5119可形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了解释方便，每一柱状物5113中的p-型硅的表面层5114将被称为第二方向上的主体。

存储块BLKi可包括多个柱状物5113。例如，存储块BLKi可包括多个NAND串NS。具体地，存储块BLKi可包括在第二方向或垂直于衬底5111的方向上延伸的多个NAND串NS。

每一NAND串NS可包括在第二方向上设置的多个晶体管结构TS。每一NAND串NS的多个晶体管结构TS中的至少一个可作为串源极晶体管SST。每一NAND串NS的多个晶体管结构TS中的至少一个可作为接地选择晶体管GST。

栅或控制栅可对应于在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293。例如，栅或控制栅可在第一方向上延伸并形成字线和包括至少一个源极选择线SSL和至少一个接地选择线GSL的至少两个选择线。

在第三方向上延伸的导电材料区域5331至5333可被电联接至NAND串NS的一端。在第三方向上延伸的导电材料区域5331至5333可作为位线BL。例如，在一个存储块BLKi中，多个NAND串NS可被电联接至1个位线BL。

在第一方向上延伸的第二类型掺杂区域5311至5314可被设置于NAND串NS的其它端。在第一方向上延伸的第二类型掺杂区域5311至5314可作为共源线CSL。

例如，存储块BLKi可包括在垂直于衬底5111的方向即第二方向上延伸的多个NAND串NS，并且可作为例如电荷捕获型存储器的NAND闪速存储块，其中多个NAND串NS被电联接至1个位线BL。

虽然在图5至图7中示出在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293被设置成九(9)层，但是注意的是，在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293并不限于此。例如，在第一方向上延伸的导电材料区域可被设置成八(8)层、十六(16)层或任何多层。例如，在一个NAND串NS中，晶体管的数量可以是8、16或更多。

虽然在图5至图7中示出三(3)个NAND串NS被电联接至1个位线BL，但是注意的是，实施例不限于此。在存储块BLKi中，m个NAND串NS可被电联接至1个位线BL，m为正整数。在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293的数量和共源线5311至5314的数量可随着被电联接至1个位线BL的NAND串NS的数量而变化。

此外，虽然在图5至图7中示出三(3)个NAND串NS被电联接至在第一方向上延伸的一个导电材料，但是注意的是，实施例不限于此。例如，n个NAND串NS可被电联接至在第一方向上延伸的一个导电材料，n为正整数。位线5331至5333的数量可随着被电联接至在第一方向上延伸的一个导电材料的NAND串NS的数量而变化。

参照图8，在具有第一结构的块BLKi中，多个NAND串NS11至NS31可被设置在第一位线BL1和共源线CSL之间。第一位线BL1可对应于在第三方向上延伸的图5和图6的导电材料区域5331。NAND串NS12至NS32可被设置在第二位线BL2和共源线CSL之间。第二位线BL2可对应于在第三方向上延伸的图5和图6的导电材料区域5332。NAND串NS13至NS33可被设置在第三位线BL3和共源线CSL之间。第三位线BL3可对应于在第三方向上延伸的图5和图6的导电材料区域5333。

每个NAND串NS的源极选择晶体管SST可被电联接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可被电联接至共源线CSL。存储器单元MC1和MC6可被设置在每个NAND串NS的源极选择晶体管SST和接地选择晶体管GST之间。

在这个示例中，NAND串NS可由行和列单元限定。电联接至1个位线的NAND串NS可形成一列。电联接至第一位线BL1的NAND串NS11至NS31可以对应于第一列。电联接至第二位线BL2的NAND串NS12至NS32可以对应于第二列。电联接至第三位线BL3的NAND串NS13至NS33可以对应于第三列。电联接至一个源极选择线SSL的NAND串NS可形成一行。电联接至第一源极选择线SSL1的NAND串NS11至NS13可形成第一行。电联接至第二源极选择线SSL2的NAND串NS21至NS23可形成第二行。电联接至第三源极选择线SSL3的NAND串NS31至NS33可形成第三行。

在每一NAND串NS中，可定义高度。在每一NAND串NS中，与接地选择晶体管GST邻近的存储器单元MC1的高度可具有例如值“1”。在每一NAND串NS中，当从衬底5111测量时，存储器单元的高度可随着存储器单元靠近源极选择晶体管SST而增加。例如，在每一NAND串NS中，与源极选择晶体管SST邻近的存储器单元MC6的高度可具有例如值“7”。

在相同行中布置的NAND串NS的源极选择晶体管SST可共享源极选择线SSL。在不同行中布置的NAND串NS的源极选择晶体管SST可分别被电联接至不同的源极选择线SSL1、SSL2和SSL3。

在相同行中的NAND串NS中的相同高度处的存储器单元可共享字线WL。例如，在相同高度处，电联接至不同行中的NAND串NS的存储器单元MC的字线WL可被电联接至彼此。在相同行的NAND串NS中的相同高度处的虚拟存储器单元DMC可共享虚拟字线DWL。例如，在相同高度或水平处，电联接至不同行中的NAND串NS的虚拟存储器单元DMC的虚拟字线DWL可被电联接至彼此。

位于相同水平或高度或层处的字线WL或虚拟字线DWL可对于可设置在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293的每一层而电联接至彼此。在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293可以通过接触部被共同电联接至上层。换言之，在相同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。此外，在不同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。例如，NAND串NS11至NS13、NS21至NS23和NS31至NS33可被共同电联接至接地选择线GSL。

共源线CSL可共同电联接至NAND串NS。在有源区域上和在衬底5111上，第一至第四掺杂区域5311至5314可被电联接。第一至第四掺杂区域5311至5314可通过接触部被共同电联接至上层。

例如，如图8所示，同一高度或水平的字线WL可被电联接至彼此。因此，当在特定高度处的字线WL被选择时，被电联接至选择的字线WL的全部NAND串NS可被选择。不同行中的NAND串NS可被电联接至不同的源极选择线SSL。因此，在被电联接至相同字线WL的NAND串NS中，通过选择源极选择线SSL1至SSL3中的一个，在未被选择的行中的NAND串NS可与位线BL1至BL3电隔离。换言之，通过选择源极选择线SSL1至SSL3中的一个，布置在与所选择的源极线相同的行中的NAND串NS可被选择。此外，通过选择位线BL1至BL3中的一个，布置在与所选择的位线相同的列中的NAND串NS可被选择。因此，仅布置在与所选择的源极线相同的行且与所选择的位线相同的列中的NAND串NS可被选择。

在每一NAND串NS中，可设置虚拟存储器单元DMC。在图8中，例如，虚拟存储器单元DMC可被设置在每个NAND串NS的第三存储器单元MC3和第四存储器单元MC4之间。例如，第一至第三存储器单元MC1至MC3可被设置在虚拟存储器单元DMC和接地选择晶体管GST之间。第四至第六存储器单元MC4至MC6可被设置在虚拟存储器单元DMC和源极选择晶体管SST之间。每一NAND串NS的存储器单元MC可通过虚拟存储器单元DMC被划分成两(2)个存储器单元组。在被划分的存储器单元组中，与接地选择晶体管GST邻近的存储器单元，例如MC1至MC3，可被称作下部存储器单元组，而与串选择晶体管SST邻近的剩余的存储器单元，例如MC4至MC6，可被称作上部存储器单元组。

在下文中，将参照图9至图11进行详细描述，图9至图11示出根据利用不同于第一结构的三维(3D)非易失性存储器装置实现的实施例的存储器系统中的存储器装置。

图9是示意性说明利用不同于上文参照图5至图8所述的第一结构的三维(3D)非易失性存储器装置实现的存储器装置并且示出图4的多个存储块的存储块BLKj的立体图。图10是说明沿图9的线VII-VII＇截取的存储块BLKj的截面图。

参照图9和图10，存储块BLKj可包括在第一至第三方向上延伸的结构并且可包括衬底6311。衬底6311可包括掺杂有第一类型杂质的硅材料。例如，衬底6311可包括掺杂有p-型杂质的硅材料。衬底6311可以是p-型阱，例如口袋p-阱。衬底6311还可包括围绕p-型阱的n-型阱。虽然在所述的实施例中，衬底6311被例示为p-型硅，但是注意的是，衬底6311并不限于p-型硅。

在x轴方向和y轴方向上延伸的第一至第四导电材料区域6321至6324被设置在衬底6311上方。第一至第四导电材料区域6321至6324可在z轴方向上隔开预设距离。

在x轴方向和y轴方向上延伸的第五至第八导电材料区域6325至6328可被设置在衬底6311上方。第五至第八导电材料区域6325至6328可在z轴方向上隔开预设距离。第五至第八导电材料区域6325至6328可在y轴方向上与第一至第四导电材料区域6321至6324隔开。

可设置穿过第一至第四导电材料区域6321至6324的多个下部柱状物DP。每一下部柱状物DP可在z轴方向上延伸。并且，可设置穿过第五至第八导电材料区域6325至6328的多个上部柱状物UP。每一上部柱状物UP可在z轴方向上延伸。

下部柱状物DP和上部柱状物UP可包括内部材料6361、中间层6362和表面层6363。中间层6362可作为单元晶体管的沟道。表面层6363可包括阻断介电层、电荷存储层和隧穿介电层。

下部柱状物DP和上部柱状物UP可通过管栅PG彼此电联接。管栅PG可被设置在衬底6311中。例如，管栅PG可包括与下部柱状物DP和上部柱状物UP相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可被设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可包括n-型硅材料。第二类型的掺杂材料6312可作为共源线CSL。

漏极6340可被设置在上部柱状物UP上方。漏极6340可包括n-型硅材料。在y轴方向上延伸的第一上部导电材料区域6351和第二上部导电材料区域6352可被设置在漏极6340上方。

第一上部导电材料区域6351和第二上部导电材料区域6352可沿x轴方向被隔开。第一上部导电材料区域6351和第二上部导电材料区域6352可由金属形成。第一上部导电材料区域6351和第二上部导电材料区域6352和漏极6340可通过接触插塞相互电联接。第一上部导电材料区域6351和第二上部导电材料区域6352可分别作为第一位线BL1和第二位线BL2。

第一导电材料6321可作为源极选择线SSL。第二导电材料6322可作为第一虚拟字线DWL1。第三导电材料区域6323和第四导电材料区域6324可分别作为第一主字线MWL1和第二主字线MWL2。第五导电材料区域6325和第六导电材料区域6326可分别作为第三主字线MWL3和第四主字线MWL4。第七导电材料6327可作为第二虚拟字线DWL2。第八导电材料6328可作为漏极选择线DSL。

下部柱状物DP和与下部柱状物DP邻近的第一至第四导电材料区域6321至6324可形成下部串。上部柱状物UP和与上部柱状物UP邻近的第五至第八导电材料区域6325至6328可形成上部串。下部串和上部串可通过管栅PG彼此电联接。下部串的一端可被电联接至作为共源线CSL的第二类型的掺杂材料6312。上部串的一端可通过漏极6340被电联接至对应的位线。一个下部串和一个上部串可形成一个单元串，该单元串被电联接在作为共源线CSL的掺杂材料6312和作为位线BL的上部导电材料层6351和6352中的对应的一个之间。

例如，下部串可包括源极选择晶体管SST、第一虚拟存储器单元DMC1、第一主存储器单元MMC1和第二主存储器单元MMC2。上部串可包括第三主存储器单元MMC3和第四主存储器单元MMC4、第二虚拟存储器单元DMC2和漏极选择晶体管DST。

在图9和图10中，上部串和下部串可形成NAND串NS。NAND串NS可包括多个晶体管结构TS。由于在上文中参照图7详细地描述了包括在图9和图10中的NAND串NS中的晶体管结构，所以此处将省略对其的详细描述。

图11为示出具有如上文参照图9和图10所述的第二结构的存储块BLKj的等效电路的电路图。为了方便起见，仅示出在第二结构的存储块BLKj中形成一对的第一串ST1和第二串ST2。

参照图11，在具有第二结构的存储块BLKj中，多个单元串可以定义多个对的这种方式来设置，其中单元串中的每一个利用如上文参照图9和图10所述的通过管栅PG被电联接的一个上部串和一个下部串来实现。

例如，在具有第二结构的存储块BLKj中，沿着第一沟道CH1(未示出)堆叠的存储器单元CG0至CG31，例如，至少一个源极选择栅SSG1和至少一个漏极选择栅DSG1可形成第一串ST1，并且沿着第二沟道CH2(未示出)堆叠的存储器单元CG0至CG31，例如，至少一个源极选择栅SSG2和至少一个漏极选择栅DSG2可形成第二串ST2。

第一串ST1和第二串ST2可以被电联接至相同的漏极选择线DSL和相同的源极选择线SSL。第一串ST1可被电联接至第一位线BL1。第二串ST2可被电联接至第二位线BL2。

虽然图11示出第一串ST1和第二串ST2被电联接至相同的漏极选择线DSL和相同的源极选择线SSL，但是可想到，第一串ST1和第二串ST2可被电联接至相同的源极选择线SSL和相同的位线BL，第一串ST1可被电联接至第一漏极选择线DSL1，并且第二串ST2可被电联接至第二漏极选择线DSL2。进一步地，可想到，第一串ST1和第二串ST2可被电联接至相同的漏极选择线DSL和相同的位线BL，第一串ST1可被电联接至第一源极选择线SSL1，并且第二串ST2可被电联接至第二源极选择线SSL2。

图12是说明根据本发明的实施例的存储器装置的配置的简图。

可看出，参照图3的存储器装置150的配置示出图12的存储器装置。即，根据本发明的实施例，存储器装置150可进一步包括控制电路1210和成功/失败检查电路1220。

当执行编程操作时，根据本发明的实施例的存储器装置150可将编程脉冲施加至存储器单元MC的字线WL。然后，存储器装置150可使用联接至存储器单元MC的页面缓冲器PB执行用于检查是否已完成对存储器单元MC的编程操作的编程验证操作。此外，存储器装置150可执行用于通过计数通过编程验证操作所检查的失败的存储器单元确定失败位是否产生至错误校正码(ECC)可能的程度的成功/失败检查操作。如果作为确定的结果，所产生的失败位的数量小于ECC-允许位的数量，则编程操作被视为成功。如果作为确定的结果，所产生的失败位的数量等于或大于ECC-允许位的数量，则编程操作被视为失败。

读取/写入电路320的多个页面缓冲器PB 322、324、……、326可通过各自的位线BL0至BLm-1被联接至存储器单元(例如，MC0)并且可执行编程验证操作。页面缓冲器PB根据存储器单元MC0的编程状态存储验证数据，并且基于存储的验证数据，将感测节点SN0至SNm-1的电势保持至高电平，或将感测节点的电势改变至低电平。例如，如果存储器单元MC0的编程状态被确定为成功，则验证数据“1”被存储，并且感测节点SN0至SNm-1切换至低电平。如果存储器单元MC0的编程状态被确定为失败，则验证数据“0”被存储，并且感测节点SN0至SNm-1保持高电平。参照下面的附图，详细描述当执行程序验证操作时页面缓冲器PB的操作。

成功/失败检查电路1220可比较流入电流路径中的第一电流的数量与对应于可由错误校正码(ECC)电路(未示出)处理的允许位的数量的第二电流的数量，并且基于比较输出成功/失败信号PASS/FAIL，其中第一电流根据读取/写入电路320的页面缓冲器PB的感测节点SN的电压电平而产生。例如，如果流入电流路径中的第一电流的测量数量大于对应于允许位的数量的第二电流的参考数量，则成功/失败检查电路1220输出失败信号FAIL。如果第一电流的测量数量等于或小于第二电流的参考数量，则成功/失败检查电路1220输出成功信号PASS。参照下面的附图，详细描述成功/失败检查电路1220的更详细的配置和操作。

控制电路1210可响应于由成功/失败检查电路1220输出的成功或失败信号PASS或FAIL，确定编程操作是成功或失败，并且检查对应的存储块是否为失败。根据本发明的实施例，存储器装置150可使用用于升高和施加编程电压的增量阶跃脉冲编程(ISPP)方法，即脉冲信号一次增加一步，执行编程操作。在这种情况下，当施加初始设定数量的编程脉冲时，控制电路1210可以跳过用于确定编程操作成功或失败的操作，因此提高存储器系统的运行速度。

在施加初始设定数量的编程脉冲后，响应于成功或失败信号PASS或FAIL，控制电路1210可确定对相应页面的编程操作。响应于由成功/失败检查电路1220输出的成功信号PASS，控制电路1210可确定对相应页面的编程操作成功并且终止编程操作。而且，当成功/失败检查电路1220输出失败信号FAIL时，控制电路1210可产生内部指令CMDi并且控制电压供应电路310，使得电压供应电路310可升高编程脉冲阶跃电压并且再次将升高的编程脉冲施加至字线WL。

响应于失败信号FAIL，控制电路1210可重复控制电压供应电路310，使得电压供应电路310可升高编程脉冲并且将升高的编程脉冲施加至字线WL，直至编程脉冲的施加数量达到最大数量。编程脉冲的最大施加数量可以是预设的最大数量。所以，如果甚至在已经施加了预设的最大数量的编程脉冲之后，成功/失败检查电路1220还产生失败信号FAIL，则控制电路1210可确定对应的存储器页面编程失败并且终止编程操作。对应的存储器页面可被确定为“失败”页面。然后，可避免在这种失败页面上执行随后的编程和读取操作。当检查包括该页面的对应存储块是否为失败存储块时，可参考这种失败页面。

此外，控制电路1210可检查可由ECC电路(未示出)处理的允许位的数量，并且根据所检查的允许位的数量产生验证信号CB<0:m-1>。控制电路1210可根据允许位的数量确定验证信号CB<0:m-1>的位值。根据本发明的实施例的控制电路1210可响应于由成功/失败检查电路1220输出的成功信号PASS来改变验证信号CB<0:m-1>的位值并且输出具有改变的位值的验证信号CB<0:m-1>。参照图14的成功/失败检查电路1220的操作，详细地描述这种操作。

图13是示出包括在图12的读取/写入电路320中的页面缓冲器PB的示例的电路图。多个页面缓冲器PB 322、324、......、326的第一页面缓冲器322已被例示为典型示例。

参照图13，第一页面缓冲器322可包括位线连接单元1310、预充电单元1320、锁存单元1330、数据输入单元1340和感测单元1350。

位线连接单元1310可被联接在位线BL0和感测节点SN0之间，并可响应于连接信号PBSENSE将位线BL0和感测节点SN0联接。位线连接单元1310可包括第一NMOS晶体管N1。

预充电单元1320可被联接在电源电压终端VDD和感测节点SN0之间，并且可响应于预充电信号PRECHb将感测节点SN0预充电至电源电压电平。预充电单元1320可包括第一PMOS晶体管P1。

锁存单元1330可被联接至感测节点SN0并且可响应于锁存的数据将感测节点SN0的电势改变至高电平或低电平。锁存单元1330可包括在相反方向并联联接在第一节点QM和第二节点QM_N之间的逆变器IV1和IV2、联接在第一节点QM和感测节点SN0之间的第二NMOS晶体管N2和联接在第二节点QM_N和感测节点SN0之间的第三NMOS晶体管N3。响应于第一传输信号TRANM_N，第二NMOS晶体管N2可被接通。响应于第二传输信号TRANM，第三NMOS晶体管N3可被接通。

数据输入单元1340可被联接在公共节点COM和锁存单元1330的第一节点QM和第二节点QM_N之间，并且响应于第一输入信号MRST和第二输入信号MSET将由公共节点COM的电势确定的数据输入至锁存单元1330。数据输入单元1340可包括第四NMOS晶体管N4和第五NMOS晶体管N5。第四NMOS晶体管N4可被联接在第一节点QM和公共节点COM之间，并且可响应于第一输入信号MRST被接通。第五NMOS晶体管N5可被联接在第二节点QM_N和公共节点COM之间，并且可响应于第二输入信号MSET被接通。

感测单元1350可被联接在公共节点COM和接地电压终端GND之间。响应于检测节点SN0的电势，感测单元1350可被接通或关闭，从而控制公共节点COM的电势。感测单元1350可包括第六NMOS晶体管N6。

下面描述当执行页面缓冲器322的编程验证操作时用于存储验证数据的操作。

页面缓冲器322验证通过相应位线BL0被联接至其的存储器单元(例如MC0)的编程状态。可以像读取操作一样执行编程验证操作。首先，页面缓冲器322可将位线BL0预充电至高电压电平，然后可将验证电压施加至被联接至存储器单元MC0的位线BL0。因此，位线BL0的电势根据存储器单元MC0的编程状态可保持高电平或者可放电至低电平。这时，被编程到存储器单元MC0中的编程数据已经被存储在页面缓冲器322的锁存单元1330中。页面缓冲器322可比较编程数据与位线BL0的电势并且将相应的验证数据存储在锁存单元1330中。如果作为比较结果，编程数据和位线BL0的电势相互对应，则对应的编程操作被确定为成功，即顺利地完成。因此，在这种情况下，验证数据可指示第二节点QM_N的电势变为“1”，即高电平。如果作为比较结果，编程数据和位线BL0的电势相互不对应，则因此确定对应的编程操作失败，即没有顺利完成，验证数据可指示第二节点QM_N的电势变为“0”，即低电平。其后，页面缓冲器322可通过使用预充电单元1320将感测节点SN0预充电至高电压电平，并且可响应于高电平的第一传输信号TRANM_N，将第一节点QM和感测节点SN0联接。因此，响应于锁存在锁存单元1330中的验证数据的值，感测节点SN0的电势可被控制。即，如果存储器单元MC0被确定为成功单元，即顺利完成了编程操作的单元，则页面缓冲器322的感测节点SN0可被放电至低电压电平。如果存储器单元MC0被确定为编程失败单元，即没有顺利完成编程操作的单元，则页面缓冲器322的感测节点SN0可保持高电压电平。

图14是示出根据本发明的实施例的图12的成功/失败检查电路1220的示例的电路图。

参照图14，成功/失败检查电路1220可包括电流供应单元1410、参考电流产生单元1420、感测电流产生单元1430和比较单元1440。

电流供应单元1410可包括第一PMOS晶体管PM1和第二PMOS晶体管PM2。第一PMOS晶体管PM1可被联接在电源电压终端VDD和第一节点N1之间。第二PMOS晶体管PM2可被联接在电源电压终端VDD和第二节点N2之间。第一PMOS晶体管PM1和第二PMOS晶体管PM2的栅极可被联接至第二节点N2。

参考电流产生单元1420可被联接在电流供应单元1410的第一节点N1和接地电压终端GND之间。参考电流产生单元1420可包括多个第一电流分布单元1420_0至1420_m-1，其对应于验证信号CB<0:m-1>的多个位值CB<0>至CB<m-1>、并联联接在第一节点N1和接地电压终端GND之间。第一电流分布单元1420_0至1420_m-1中的每一个可包括串联联接在第一节点N1和接地电压终端GND之间的两个NMOS晶体管。

例如，第一电流分布单元1420_0可包括串联联接在第一节点N1和接地电压终端GND之间的第一NMOS晶体管NM1和第二NMOS晶体管NM2。响应于启动信号ENB，第一NMOS晶体管NM1可被接通。响应于对应的位值，即验证信号CB<0:m-1>的第一位值CB<0>，第二NMOS晶体管NM2可被接通。

如上所述，可根据可由ECC电路(未示出)处理的允许位的数量确定验证信号CB<0:m-1>的多个位值。例如，如果可由ECC电路处理的允许位的数量为(a<m)，则多个位值可包括“a”个高电平“1”的位值和“m-a”个低电平“0”的位值。在这种情况下，电流分布单元1420_0至1420_m-1可响应于“a”个高电平的位值形成从第一节点N1至接地电压终端GND的“a”个电流路径。

感测电流产生单元1430可被联接在电流供应单元1410的第二节点N2和接地电压终端GND之间。感测电流产生单元1430可包括对应于多个页面缓冲器PB的并联联接在第二节点N2和接地电压终端GND之间的多个第二电流分布单元1430_0至1430_m-1。第二电流分布单元1430_0至1430_m-1中的每一个可包括串联联接在第二节点N2和接地电压终端GND之间的两个NMOS晶体管。

例如，第二电流分布单元1430_0包括串联联接在第二节点N2和接地电压终端GND之间的第三NMOS晶体管NM3和第四NMOS晶体管NM4。响应于启动信号ENB，第三NMOS晶体管NM3可被接通。响应于对应的页面缓冲器，即第一页面缓冲器322的验证节点SN0的电势，第四NMOS晶体管NM4可被接通。即，响应于对应的页面缓冲器PB的感测节点SN的电势，第二电流分布单元1430_0至1430_m-1中的每一个可形成从第二节点N2至接地电压终端GND的电流路径。

比较单元1440可比较流经参考电流产生单元1420的参考电流Iref与流经感测电流产生单元1430的感测电流Ipb并且产生成功或失败信号PASS或FAIL。例如，如果参考电流Iref高于感测电流Ipb，则比较单元1440可产生高电平的成功信号PASS，因为第一节点N1的参考电势Vref小于第二节点N2的感测电势Vpb。如果参考电流Iref小于感测电流Ipb，则比较单元1440可产生低电平的失败信号FAIL，因为第一节点N1的参考电势Vref高于第二节点N2的感测电势Vpb。

即，根据本发明的实施例，页面缓冲器PB可验证存储器单元MC的编程状态，并且如果作为验证结果，存储器单元MC被确定为编程失败，则将感测节点SN保持至高电平。因此，与被确定为编程失败的存储器单元MC一样多的感测节点SN可被保持至高电平，并且对应的第二电流分布单元1430_0至1430_m-1可被接通，因此形成电流路径。相反，在参考电流产生单元1420中，验证信号CB<0:m-1>可具有与允许位一样多的高电平的位值，并且对应的第一电流分布单元1420_0至1420_m-1可被接通，因此形成电流路径。

因此，如果被确定为编程失败的存储器单元MC的数量小于允许位的数量，则被接通的第二电流分布单元1430_0至1430_m-1的数量可小于被接通的第一电流分布单元1420_0至1420_m-1的数量。结果是，因为感测电流Ipb小于参考电流Iref，所以比较单元1440可产生高电平的成功信号PASS。相反，如果被确定为编程失败的存储器单元MC的数量大于允许位的数量，则被接通的第二电流分布单元1430_0至1430_m-1的数量可能大于第一电流分布单元1420_0至1420_m-1的数量。因此，因为感测电流Ipb高于参考电流Iref，所以比较单元1440可产生低电平的失败信号FAIL。

下面参照图12-图14描述根据本发明的实施例的存储器装置150的操作。当基于设定的ECC标准(criterion)执行编程验证操作时，如果作为验证的结果编程操作被确定为顺利，则可以使ECC标准收紧，并且可再次执行验证操作。

例如，控制电路1210可设定可由ECC电路(未示出)处理的允许位的数量作为ECC标准并且可确定验证信号CB<0:m-1>的位值。因此，成功/失败检查电路1220可基于确定的验证信号CB<0:m-1>执行编程成功/失败检查操作，并且产生成功或失败信号PASS或FAIL。如果被确定为编程失败的存储器单元MC的数量大于如上所述的允许位的数量，则成功/失败检查电路1220可产生失败信号FAIL。响应于失败信号FAIL，控制电路1210可进行控制使得编程电压可被升高阶跃电压，并且可执行编程和验证操作和编程成功/失败检查操作。

相反，如果通过连续的编程操作，被确定为编程失败的存储器单元MC的数量小于允许位的数量，则成功/失败检查电路1220产生成功信号PASS。响应于成功信号PASS，控制电路1210可调节验证信号CB<0:m-1>的位值，并且可进行控制使得再次执行验证操作。例如，如果ECC电路(未示出)将100位的阈值处理为允许位，并且基于100位的阈值的编程操作通过验证操作被确定为顺利，则阈值可被降低至70位，并且基于更紧的标准再次执行验证操作。

在这种情况下，被确定为编程失败的页面可通过将它们上的信息存储在状态寄存器(未示出)中管理。因此，存储器装置不仅验证页面的编程操作，而且存储器装置也可分别管理属于被验证的页面但具有性能恶化的高风险的页面。当在诸如垃圾收集的操作中选择牺牲块时，可以参照关于这些页面的信息。用于通过检查除了具有这种高风险的页面之外的无效页面的数量而选择牺牲块的方法在本领域中是已知的，因此省略了其详细描述。

图15是说明根据本发明的实施例的图12的存储器装置150的总体操作的流程图。

1)编程操作S1510

首先，电压供应电路310可在控制电路1210的控制下通过将编程电压施加至存储块152的字线(例如WL0)启动编程操作。这时，读取/写入电路320的多个页面缓冲器PB可存储编程数据并且响应于存储的编程数据改变各自的位线BL的电势。因此，响应于各自的位线BL的电势，联接至字线WL0的存储器单元MC0可被编程。

2)编程验证操作S1520

电压供应电路310可在控制电路1210的控制下将验证电压施加至存储块152的字线WL0。读取/写入电路320的多个页面缓冲器PB可验证存储器单元MC0的编程状态。在这种情况下，页面缓冲器PB可比较从存储器单元MC0中读取的数据与锁存的编程数据并且改变对应的感测节点SN的电势。

3)在步骤S1530中确定成功或失败PASS或FAIL

成功/失败检查电路1220可计数被确定为编程失败的存储器单元MC0的数量，比较存储器单元MC0的计数数量与ECC操作中的允许标准并且执行成功/失败检查操作。如果作为步骤S1530中确定的结果，被确定为编程失败的存储器单元MC0的数量大于允许标准，则成功/失败检查电路1220可产生失败信号FAIL，然后在步骤S1540中确定编程脉冲的施加数量。然而，如果作为步骤S1530中确定的结果，被确定为编程失败的存储器单元MC0的数量小于允许标准，则成功/失败检查电路1220可产生成功信号PASS，因此在步骤S1570中验证标准被收紧。

4)在步骤S1540中确定编程脉冲的施加数量

如果作为步骤S1530中确定的结果，编程操作被确定为失败，则在步骤S1540中对施加的编程电压的数量计数并与预设数量比较。如果作为比较的结果，发现施加的编程电压的数量等于或大于(即≥)预设数量，则在步骤S1550中对应的页面可被认为编程失败页面，并且可终止编程操作。即，当根据ISPP方法升高和施加编程电压时，编程操作可在预设的最大迭代数量内重复执行。

5)在步骤S1560中升高编程电压

如果作为步骤S1540中的比较结果，发现所施加的编程电压的数量小于(即<)预设数量，则编程电压可被升高阶跃电压，并且可执行编程操作S1510。可基于步骤S1530中确定的结果和步骤S1540中确定的结果重复编程操作S1510和编程验证操作S1520。

6)在步骤S1570中收紧验证标准

如果作为在步骤S1350中确定的结果，编程操作被确定为成功，则控制电路1210可收紧成功/失败检查电路1220的允许标准。控制电路1210可通过减小验证信号CB<0:m-1>的激活的位值的数量而收紧成功/失败检查电路1220的允许标准。

7)确定恶化性能(S1580)

成功/失败检查电路1220可确定页面的恶化性能，其中页面的编程操作已根据收紧的允许标准完成(或成功)。如果在相应页面中被确定为编程失败的存储器单元MC0的数量满足收紧的标准，则编程操作可最终被确定为成功并因此终止。如果在相应页面中被确定为编程失败的存储器单元MC0的数量满足编程验证标准，但不满足用于确定恶化性能的收紧的标准，则相应页面可被视为恶化页面，并在步骤S1590中被分别管理。在这种情况下，不像在失败页面中，可对相应页面继续执行编程/读取操作，因为已顺利地执行对相应页面的编程操作。

如上所述，存储器单元的状态可通过根据本发明的实施例的用于编程操作的成功/失败检查操作被定期检查而不需要单独的读取操作。在本实施例中，编程操作已经以示例的方式说明。然而，注意的是，本发明也可应用于擦除操作。在这种情况下，除了可对每个存储块执行擦除操作以及检查每个存储块的擦除成功或失败之外，擦除操作可与编程操作类似。所以，不需要关于擦除操作的详细描述。因此，在不增加固件开支的情况下，可降低读取延迟。

此外，当基于除了正常情况外的恶化情况设定编程/擦除验证标准时，虽然存储器单元现在处于成功状态，但是当其恶化时可以预期存储器单元会具有什么性能。因此，因为事先检测和避免了数据误差，所以可改善存储器单元的滞留性能和可靠性。

这种技术的优势在于它可改善存储器单元的可靠性，而不需要单独的读取操作，因为根据在存储器单元上执行的编程/擦除操作，通过验证操作可定期地检查存储器单元的状态。

即，当存储器单元恶化时，可通过预测存储器单元的性能事先检测数据误差而不增加固件开支。

虽然出于说明的目的已经描述了各种实施例，但是对于本领域技术人员显而易见的是，在不脱离如权利要求限定的本发明的精神和/或范围的情况下，可以做出各种变化和变型。