加电复位电路和包括其的半导体存储器件的制作方法

相关申请的交叉引用

本申请要求2016年5月30日提交的第10-2016-0066584号韩国专利申请的优先权，通过引用其整体合并于此。

本公开的各种实施例总体涉及一种电子设备，更具体地，涉及一种加电(power-on)复位电路和包括其的半导体存储器件。

背景技术：

半导体存储器件是使用半导体(诸如硅(si)、锗(ge)、砷化镓(gaas)、磷化铟(inp)或锗硅(sige)等)实施的存储器件。半导体存储器件通常分为易失性存储器件和非易失性存储器件。

易失性存储器件是在电源被关掉时储存在其中的数据丢失的存储器件。易失性存储器件的示例包括静态随机存取存储器(sram)、动态ram(dram)或同步dram(sdram)等。非易失存储器件是即使在电源被关掉时储存在其中的数据仍维持的存储器件。非易失性存储器件的示例包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、快闪存储器、相变ram(pram)、磁性ram(mram)、电阻式ram(rram)或铁电ram(fram)等。快闪存储器通常分为nor快闪存储器和nand快闪存储器。

通常，半导体存储器件具有嵌入其中的加电复位(por)电路，其产生por信号。当电源被输入至半导体存储器件时，半导体存储器件通过产生用于初始化内部电路的por信号来防止发生故障。

技术实现要素：

本公开的各种实施例针对一种加电复位电路和包括其的半导体存储器件，所述加电复位电路能够执行改进的、更稳定的加电复位操作和字线放电操作。

本公开的一个实施例提供一种加电复位电路，包括：分压电路，被配置为对外部电源电压分压以输出参考电压；输出节点控制电路，适用于响应于参考电压来将输出节点的电势电平控制为外部电源电压电平或地电源电压电平；以及缓冲器电路，适用于缓冲输出节点的电势电平以输出加电复位信号，其中，上电时段的参考电压的电势电平与掉电时段的参考电压的电势电平不同。

本公开的另一实施例提供一种加电复位电路，包括：内容可寻址存储(cam)电路，被配置为响应于加电复位信号而输出下信号；分压电路被配置为根据电阻比率对外部电源电压分压以输出参考电压，所述电阻比率响应于下信号而改变；输出节点控制电路，适用于响应于参考电压而将输出节点的电势电平控制为外部电源电压电平或地电源电压电平；以及缓冲器电路，适用于缓冲输出节点的电势电平以输出加电复位信号，其中，cam电路根据多个存储单元之中的内容可寻址存储(cam)单元的编程态来控制下信号的逻辑电平。

本公开的又一实施例提供一种半导体存储器件，包括：加电复位电路，被配置为：在上电时段中当外部电源电压增大至第一设置电平或更高时，输出具有第一逻辑电平的加电复位信号，以及在掉电时段中当外部电源电压减小至第二设置电平或更低时，输出具有第二逻辑电平的加电复位信号；以及外部电压检测单元，被配置为当外部电源电压减小至第三设置电平或更低时，输出检测信号。

附图说明

通过参照附图详细描述本发明的各种实施例，本发明的以上和其他特征和优点对于本发明所属领域的技术人员来说将变得更加明显，附图中：

图1是图示根据本公开的实施例的包括加电复位电路的半导体存储器件的框图；

图2是图示根据本公开的实施例的图1的加电复位电路的电路图；

图3是图示根据本公开的实施例的加电复位电路的操作方法的信号波形图；

图4是图示根据本公开的实施例的图1的外部电压检测单元的电路图；

图5是图示根据本公开的实施例的外部电压检测电路的操作的信号波形图；

图6是图示根据本公开的实施例的图1的电压供应电路的详细框图；

图7是图示图1的加电复位电路的另一实施例的详细框图；

图8是图示根据本公开的实施例的包括图1的半导体存储器件的存储系统的框图；

图9是图示根据本公开的实施例的图8的存储系统的应用示例的框图；以及

图10是图示根据本公开的实施例的包括图9的存储系统的计算系统的框图。

具体实施方式

虽然参照特定实施例描述了本发明，但是要注意，本发明也可以以不同的形式来实现，因而不应当被解释为局限于本文所阐述的实施例。更确切地说，提供这些实施例使得此公开将是彻底且完整的，且这些实施例将把本发明充分传达给本发明所属领域技术人员。

在附图中，为了图示的清楚，尺寸可能被夸大。将理解的是，当一元件被称为在两个元件“之间”时，其可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记自始至终指代相同的元件。

在下文中，将参照附图来更详细描述的实施例。在本文中参照剖视图来描述实施例，所述剖视图是实施例(以及中间结构)的示意性图示。照此，可以想象到由于例如制造技术和/或公差而带来的在图示形状上的变化。因此，不应将实施例解释为局限于本文所示的各区域的特定形状，而是可以包括例如由制造产生的形状上的偏差。在附图中，可能对各层和区域的长度和尺寸进行放大，以便于说明。附图中的相同附图标记指代相同的元件。

诸如“第一”和“第二的”的术语可以用于描述各种组件，但是其不限于各种组件。这些术语仅用于将一组件与另一组件区分开。例如，在不脱离本公开的精神和范围的情况下，第一组件可以被称为第二组件，且第二组件可以被称为第一组件等等。此外，“和/或”可以包括所提及组件中的任意一个或组合。

此外，只要没有另外特别指出，单数形式可以包括复数形式。

还将理解，在此说明书中使用术语“包含”、“包含有”、“包括”和“包括有”时，其指定存在所陈述的元件，而不排除存在或添加一个或多个其他元件。如本文中所使用的，术语“和/或”包括相关联的列出项中的一个或更多个的任意组合和或全部组合。

此外，除非另外限定，否则说明书中使用的所有的术语(包括技术术语和科学术语)具有与本发明所属领域技术人员基于本公开通常所理解的意思相同的意思。通用词典中所定义的术语应当被解释为具有与其在本公开的上下文和相关领域中的意思一致的意思，除非在本说明书中明确另外定义，否则不要以理想化或过于形式化的意义来解释。

在本说明书中还注意，“连接/耦接”不仅指一个组件直接耦接至另一组件，还指通过中间组件间接耦接到另一组件。另一方面，“直接连接/直接耦接”指在没有中间组件的情况下，一个组件直接耦接至另一组件。

参照之后与附图一起详细描述的示例性实施例，本发明的优点和特征及其实现方法将清楚。相应地，本发明不局限于下面的实施例，还可以以其他类型来实施。更确切地说，提供这些实施例使得本公开将彻底，并且将把本公开的技术理念传达给本领域技术人员。

在下面的描述中，阐述了若干具体细节以提供对本发明的透彻理解。可以在无这些具体细节中的一些或全部的情况下实践本发明。另一方面，未详细描述众所周知的工艺结构和/或工艺，以避免对本发明造成不必要地混淆。

还要注意的是，在一些情况下，对于相关领域技术人员将明显的是，除非另外具体指出，否则关于一个实施例而描述的元件(也称作特征)可以单独使用或者与另一实施例的其他元件组合来使用。

在下文中，将参照附图来详细描述本发明的各种实施例。

现在参照图1，根据本公开的实施例，提供一种半导体存储器件100。

半导体存储器件100包括存储单元阵列110、加电复位电路120、控制逻辑130、外部电压检测电路140和电压供应电路150。

存储单元阵列110包括多个存储块blk1至blkz。存储块blk1至blkz通过多个字线wl耦接至电压供应电路150。多个存储块blk1至blkz中的每个包括多个存储单元。作为示例，多个存储单元是非易失性存储单元，且具体地，多个存储单元可以是基于电荷俘获器件的非易失性存储单元。多个存储单元之中的耦接至同一字线的存储单元被定义为一个页。换句话说，存储单元阵列110采用多个页。另外，存储单元阵列110的存储块blk1至blkz中的每个包括多个存储串。多个存储串中的每个包括直接耦接在位线与源极线之间的漏极选择晶体管单元、多个存储单元和源极选择晶体管单元。

在本公开的实施例中，多个存储块blk1至blkz中的至少一个(例如，blkz)可以是内容可寻址存储(cam)块。在另一实施例中，多个存储块blk1至blkz所有均可以是正常存储块，且多个存储块blk1至blkz中的每个均可以被配置为包括正常存储单元和cam单元。

上电(powerup)时当从半导体存储器件外部供应的外部电源电压vcce增大至等于或大于第一设置电平的电平时，加电复位电路120产生和输出具有第一逻辑电平的加电复位信号por。另外，掉电(powerdown)时当外部电源电压vcce减小至等于或小于第二设置电平的电平时，加电复位电路120产生和输出具有第二逻辑电平的加电复位信号por。然后，当外部电源电压vcce进一步减小时，加电复位电路120被禁止。换句话说，在上电和掉电时，加电复位电路120通过使用不同的检测参考电平来产生和输出加电复位信号por。第二设置电平可以低于第一设置电平。

控制逻辑130产生和输出用于激活外部电压检测电路140的使能信号en_b以及用于激活电压供应电路150的使能信号en。另外，控制逻辑130响应于从加电复位电路120接收到的加电复位信号por而被复位。

外部电压检测电路140响应于从控制逻辑130接收到的使能信号en_b而被激活。当外部电源电压vcce掉电且其电势电平降低至第三设置电平时，外部电压检测电路140检测此事并且输出检测信号dtvcc。就此，第三设置电平可以被设置为高于第二设置电平且低于第一设置电平。

电压供应电路150响应于从控制逻辑130接收到的使能信号en来产生待施加至存储单元阵列110的字线wl的操作电压。另外，当外部电源电压vcce掉电时，电压供应单元150响应于从外部电压检测电路140接收到的检测信号dtvcc来将字线wl的电势电平放电至地电压电平。就此，在掉电时检测信号dtvcc被输出的时序晚于从加电复位电路120接收到具有第二逻辑电平的加电复位信号por的时序的情况下，电压供应电路150在执行放电操作之前可以变成去激活，且在放电操作中可能发生错误。

掉电时，半导体存储器件100的加电复位电路120通过使用第三设置电平作为检测参考电平来输出加电复位信号por，所述第三设置电平高于第二设置电平。因此，当掉电时外部电源电压vcce低于第三设置电平但高于第二设置电平时，加电复位电路120输出与上电操作相对应的加电复位信号por。因此，控制逻辑130持续输出用于激活电压供应电路150的使能信号en，且电压供应电路150响应于使能信号en而维持激活态。此刻，外部电压检测电路140可以输出检测信号dtvcc，且电压供应电路150可以响应于检测信号dtvcc来稳定地执行用于将字线wl放电的操作。

图2是图1的加电复位电路120的电路图的示例。

参照图2，加电复位电路120包括分压电路121、输出节点控制电路122和缓冲器电路123。

分压电路121包括第一电阻器电路121a和第二电阻器电路121b。分压电路121根据第一电阻器电路121a和第二电阻器电路121b的电阻值的比率来将外部电源电压vcce分压，以及输出分电压作为参考电压vref1。

第一电阻器电路121a包括多个电阻器r1至r3和晶体管p1。晶体管p1是pmos晶体管。多个电阻器r1至r3串联耦接在外部电源电压vcce的端子与内部节点na之间。晶体管p1耦接在电阻器r2和电阻器r3之间的节点与外部电源电压vcce的端子之间，并且响应于加电复位信号por而导通或关断。因此，第一电阻器电路121a的电阻值根据加电复位信号por的逻辑电平而改变。例如，当加电复位信号por处于高电平时，第一电阻器电路121a的电阻值是多个电阻器r1至r3的总和。当加电复位信号por处于低电平时，第一电阻器电路121a的电阻值从多个电阻器r1至r3的总和减小了电阻器r1和r2的电阻值之和。

第二电阻器电路121b包括串联耦接在内部节点na与地电源电压vss的端子之间的电阻器r4和晶体管n1。晶体管n1具有二极管连接结构和恒定电阻值。因此，第二电阻器电路121b具有与电阻器r4和晶体管n1的电阻值之和相对应的固定的电阻值。晶体管n1是nmos晶体管。

分压电路121根据加电复位信号por的逻辑电平来改变参考电压vref1的电势电平，以及输出改变的电势电平。例如，在加电复位信号por处于低逻辑电平时输出的参考电压vref1的电势电平高于在加电复位信号por处于高逻辑电平时输出的参考电压vref1的电势电平。可以通过调节第一电阻器电路121a的可变电阻值来改变调节后的参考电压vref1的电势电平。

输出节点控制电路122包括多个电阻器r5至r7和晶体管n2。晶体管n2是nmos晶体管。多个电阻器r5至r7串联耦接在外部电源电压vcce的端子与内部节点nb之间。晶体管n2耦接在内部节点nb与地电源电压vss的端子之间。晶体管n2响应于参考电压vref1而将内部节点nb与地电源电压vss耦接以将内部节点nb的电势放电、或者以阻断内部节点nb与地电源电压vss之间的电耦接。

当参考电压vref1低于晶体管n2的阈值电压时，内部节点nb的电势电平变为被增大外部电源电压vcce。另一方面，当参考电压vref1高于阈值电压n2时，节点nb与地电源电压vss耦接。

缓冲器电路123缓冲内部节点nb的电势电平以产生加电复位信号por，以及输出加电复位信号por。

缓冲器电路123可以通过包括与内部节点nb串联耦接的反相器iv1和iv2来配置。当内部节点nb的电势电平增大至特定电势电平或更高时，缓冲器电路123缓冲该电势电平以输出具有高逻辑电平的加电复位信号por。当内部节点nb的电势电平低于特定电势电平时，缓冲器电路123输出具有低逻辑电平的加电复位信号por。

图3是图示根据本公开的实施例的加电复位电路的操作的信号波形图。

将参照图2和图3来描述加电复位电路的操作。

当外部电源电压vcce在上电时段中增大时，分压电路121对外部电源电压vcce分压而通过内部节点na输出参考电压vref1。就此，参考电压vref1与外部电源电压vcce成比例地增大。分压电路121根据第一电阻器电路121a和第二电阻器电路121b的电阻值的比率来对外部电源电压vcce分压，以及输出分电压作为参考电压vref1。

当外部电源电压vcce继续增大超过第一设置电平a时，输出节点控制电路122响应于参考电压vref1而将内部节点nb的电势电平控制为地电源电压vss，所述参考电压vref1是通过将外部电源电压vcce分压而产生的。相应地，缓冲器电路123缓冲内部节点nb的电势电平以产生具有低逻辑电平的加电复位信号por，以及输出加电复位信号por。

响应于具有低逻辑电平的加电复位信号por，分压电路121的第一电阻器电路121a的总电阻值减小了设置值(例如，电阻器r1和r2的电阻值之和)。相应地，通过根据电阻比率来分压外部电源电压vcce而产生的参考电压vref1的电势电平增大。

外部电源电压vcce以特定电平被供应，而其电势电平在掉电时段中减小。相应地，内部节点na的电势电平(即，参考电压vref1的电势电平)可以减小。当外部电源电压vcce逐渐减小时，从分压电路121接收到的参考电压vref1的电势电平也减小。当外部电源电压vcce减小至第二设置电平b或更低时，输出节点控制电路122的晶体管n2响应于参考电压vref1而关断。相应地，内部节点nb被与地电源电压vss电阻断，且其电势电平被增大外部电源电压vcce。另外，缓冲器电路123缓冲内部节点nb的电势电平以产生具有高逻辑电平的加电复位信号por以及输出所产生的加电复位信号por。随着外部电源电压vcce持续减小，加电复位信号por的电势电平也持续减小。

如上所述，在本公开的实施例中，在上电操作和掉电操作时，可以不同地设置第一电阻器电路121a的电阻值。例如，当掉电操作时的电阻值被控制为低于上电操作时的电阻值时，可以设置使得上电操作时加电复位信号por转变为低电平时的外部电源电压vcce的电势电平(即，第一设置电平a)高于掉电操作时加电复位信号por转变为高电平时的外部电源电压vcce的电势电平(即，第二设置电平b)。

图4是图示图1的外部电压检测单元140的电路图示例。

参照图4，外部电压检测电路140包括激活电路141、分压电路142和信号产生电路143。

激活电路141包括晶体管p11，并且响应于使能信号en_b而将外部电源电压vcce供应至分压电路142。

分压电路142包括多个串联耦接的电阻器r11至r14，并且根据电阻比率来将经由激活电路141供应的外部电源电压vcce分压，以经由内部节点nc输出分电压dv。

信号产生电路143可以由比较器配置而成。信号产生电路143将分电压dv与参考电压vref2相比较，以输出检测信号dtvcc。例如，当分电压dv小于参考电压vref2时，输出具有高电平的检测信号dtvcc。

图5是图示根据本公开的实施例的外部电压检测电路的操作的信号波形图。

将参照图4和图5来描述根据本公开的实施例的外部电压检测电路140。

在加电操作之后，激活电路141响应于被激活在低电平的使能信号en_b而将外部电源电压vcce施加至分压电路142。

分压电路142根据电阻比率来对外部电源电压vcce分压，以经由内部节点nc而输出分电压dv。当外部电源电压vcce维持在特定电平时，调节分压电路142的电阻比率，使得分电压dv高于参考电压vref2。

之后，当外部电源电压vcce掉电时，分电压dv的电势电平减小。当分电压dv低于参考电压vref2时，输出具有高电平的检测信号dtvcc。输出具有高电平的检测信号dtvcc时的外部电源电压vcce的电平可以被定义为第三设置电平c。第三设置电平c可以被设置为高于关于图2和图3所述的加电复位电路的第二设置电平且低于第一设置电平。第三设置电平可以通过调节参考电压vref3的电势电平来设置。例如，当参考电压vref2增大时，在外部电源电压vcce具有相对高的电势电平时输出具有高电平的检测信号dtvcc。在参考电压vref2减小的情况下，在外部电源电压vcee具有相对低的电势电平时输出具有高电平的检测信号dtvcc。

图6图示了图1的电压供应电路150。

参照图6，电压供应电路150包括高压泵151、块选择电路152、调节器153、高压开关154、放电电路155和通电路156。

高压泵151响应于从控制逻辑130接收到的使能信号en而被激活，执行泵操作以产生高压vpp，以及输出该高压vpp。

块选择电路152接收从高压泵151接收到的高压vpp，以响应于地址信号add而输出与存储单元阵列中所包括的多个存储块中的至少一个相对应的块选择信号blkwl。块选择信号blkwl可以具有高压vpp的电势电平。

调节器153从高压泵151接收高压vpp以使用该高压vpp来产生多个操作电压，诸如编程电压vpgm、通电压vpass或读取电压vread等。

高压开关154将从调节器153接收到多个操作电压(例如，vpgm、vpass和vread)经由全局字线gwl传输至通电路156。

放电电路155耦接至全局字线gwl，并且在掉电时，响应于检测信号dtvcc来将经由通电路156耦接的字线wl的电势电平放电。

通电路156响应于从块选择电路152接收到的块选择信号blkwl来将全局字线gwl与字线wl耦接。

将参照图1至图6来描述根据本公开的实施例的半导体存储器件的操作。

在上电时段中当外部电源电压vcce增大至等于或高于第一设置电平a的电平时，加电复位电路120检测此事以输出低逻辑电平的加电复位信号por。

控制逻辑130响应于具有低逻辑电平的加电复位信号por而输出用于激活外部电压检测电路140的使能信号en_b以及用于激活电压供应电路150的使能信号en。

电压供应电路150的高压泵151响应于从控制逻辑130接收到的使能信号en而被激活，以及执行泵操作以产生高压vpp并且将该高压vpp输出至块选择电路152和调节器153。

块选择电路152从高压泵151接收高压vpp，以及响应于被输入至块选择电路152的地址信号add而输出与存储单元阵列110中所包括的多个存储块blk1至blkz中的至少一个相对应的块选择信号blkwl。

调节器153从高压泵151接收高压vpp以使用该高压vpp来产生多个操作电压，诸如编程电压vpgm、通电压vpass或读取电压vread等。

高压开关154将从调节器153接收到的多个操作电压vpgm、vpass和vread传输至与通电路156耦接的全局字线gwl。

通电路156响应于从块选择电路152接收到的块选择信号blkwl而将全局字线gwl与字线wl耦接，以将多个操作电压(例如，vpgm、vpass和vread)施加至字线wl。

之后，当维持在特定电平的外部电源电压vcce逐渐减小时，外部电压检测电路140检测到外部电源电压vcce减小至第三设置电平c或更低以输出检测信号dtvcc。就此，第三设置电平c高于第二设置电平b。

电压供应电路150的放电电路155响应于检测信号dtvcc而将经由通电路156耦接的字线wl的电势电平放电。

之后，当外部电源电压vcce进一步减小至第二设置电平b或更低时，加电复位电路120使加电复位信号por从低逻辑电平转变为高逻辑电平，以输出电平转变的加电复位信号por。

控制逻辑130响应于具有高逻辑电平的加电复位信号por来去激活使能信号en_b和使能信号en，且相应地，外部电压检测电路140和电压供应电路150的操作被禁止。

如上所述，根据上述技术，在掉电时由外部电压检测电路140检测到的外部电源电压vcce的检测参考电平被设置为高于在掉电时由加电复位电路120检测到的外部电源电压vcce的检测参考电平，使得在掉电时段可以稳定地执行字线放电操作。

图7图示了图1的加电复位电路120的另一实施例。

参照图7，加电复位电路120包括分压电路121、输出节点控制电路122、缓冲器电路123和内容可寻址存储(cam)电路124。

分压电路121包括第一电阻器电路121a和第二电阻器电路121b。分压电路121根据第一电阻器电路121a和第二电阻器电路121b的电阻值的比率来对外部电源电压vcce分压，以及输出分电压作为参考电压vref3。

第一电阻器电路121a包括多个电阻器r21至r23、晶体管p21和反相器iv11。晶体管p21是pmos晶体管。多个电阻器r21至r23串联耦接在外部电源电压vcce的端子与内部节点nd之间。反相器iv11将从cam电路124接收到的下信号(downsignal)por_down反相以及输出反相的下信号。晶体管p21耦接在电阻器r22和r23之间的节点与外部电源电压vcce的端子之间，以及响应于从反相器iv11接收到的信号而导通或关断。因此，第一电阻器电路121a的电阻值根据从cam电路124接收到的下信号por_down的逻辑电平而改变。例如，当下信号por_down处于低电平时，第一电阻器电路121a的电阻值是多个电阻器r21至r23的总和。当下信号por_down处于高电平时，第一电阻器电路121a的电阻值从多个电阻器r21至r23的总和减小了电阻器r21和r22的电阻值之和。

第二电阻器电路121b包括串联耦接在内部节点nd与地电源电压vss的端子之间的电阻器r24和晶体管n11。晶体管n11具有二极管连接结构和恒定电阻值。因此，第二电阻器电路121b具有与电阻器r24和晶体管n11的电阻值之和相对应的固定的电阻值。

分压电路121根据下信号por_down的逻辑电平来改变参考电压vref3的电势电平，以及输出改变的电势电平。例如，在下信号por_down的逻辑电平处于低逻辑电平时输出的参考电压vref2的电势电平高于在下信号por_down处于高逻辑电平时输出的参考电压vref3的电势电平。

输出节点控制电路122包括多个电阻器r25至r27和晶体管n12。多个电阻器r25至r27串联耦接在外部电源电压vcce的端子与内部节点ne之间。晶体管n12耦接在内部节点ne与地电源电压vss的端子之间，以及响应于参考电压vref3而将内部节点ne与地电源电压vss耦接以将内部节点ne的电势放电、或者以阻断内部节点ne与地电源电压vss之间的电耦接。

当参考电压vref3低于晶体管n12的阈值电压时，内部节点ne的电势电平变为被增大外部电源电压vcce。另一方面，当参考电压vref3高于阈值电压n12时，节点ne耦接至地电源电压vss。

缓冲器电路123缓冲内部节点ne的电势电平以产生加电复位信号por，以及输出加电复位信号por。

缓冲器电路123包括串联耦接至内部节点ne的反相器iv12和iv13。当内部节点ne的电势电平增大至特定电势电平或更高时，缓冲器电路123缓冲该电势电平以输出具有高逻辑电平的加电复位信号por。当内部节点ne的电势电平低于特定电势电平时，缓冲器电路123输出具有低逻辑电平的加电复位信号por。

cam电路124响应于加电复位信号por来执行cam单元读取操作，以及根据编程数据来将下信号por_down输出至cam单元。cam电路124由至少一个cam单元配置而成，并且cam单元可以用设置的数据值来编程。例如，cam电路124可以将数据“1”或“0”编程至cam单元来设置通过cam单元读取操作输出的下信号por_down的逻辑电平。

在上电时段中、加电复位信号por从高电平转变至低电平之前，cam电路124不执行cam读取操作，而是变成默认状态。在默认状态中，cam电路124可以被设计为允许下信号por_down具有低电平。

cam电路124可以由包括在图1的存储单元阵列110中的cam存储块或cam单元配置而成。

将参照图3和图7来描述加电复位电路的操作。

在本公开的实施例中，将示例性地提供关于cam电路124被设置为响应于低电平的加电复位信号por来输出高电平的下信号por_down的情况的描述。

当外部电源电压vcce在上电时段增大时，分压电路121对外部电源电压vcce分压，以通过内部节点nd输出参考电压vref3。换句话说，分压电路121根据第一电阻器电路121a和第二电阻器电路121b的电阻值的比率来对外部电源电压vcce分压，以及输出分电压作为参考电压vref3。

当外部电源电压vcce继续增大超过第一设置电平a时，输出节点控制电路122响应于参考电压vref3而将内部节点ne的电势电平控制为地电源电压vss，所述参考电压vref3是通过将外部电源电压vcce分压而产生的。相应地，缓冲器电路123缓冲内部节点ne的电势电平以产生具有低逻辑电平的加电复位信号por，以及输出加电复位信号por。

响应于具有低逻辑电平的加电复位信号por，cam电路124执行cam单元读取操作，以及根据读取的cam单元数据来输出具有高电平的掉电信号por_down。

响应于具有高电平的下信号por_down，分压电路121的第一电阻器电路121a的总电阻值减小了设置值(例如，电阻器r21和r22的电阻值之和)。相应地，内部节点nd的电势电平进一步增大，参考电压vref3的电势电平也增大。

外部电源电压vcce以特定电平被供应，且其电势电平在掉电时段减小。相应地，内部节点nd的电势电平(即，参考电压vref3的电势电平)可以减小。当外部电源电压vcce减小至第二设置电平b或更低时，从分压电路121接收到的参考电压vref3的电势电平减小，且输出节点控制电路122的晶体管n12关断。相应地，内部节点ne被与地电源电压vss电阻断，且其电势电平被增大外部电源电压vcce。相应地，缓冲器电路123缓冲内部节点ne的电势电平以产生具有高逻辑电平的加电复位信号por，以及输出加电复位信号por。

如上所述，在本公开的实施例中，在上电操作和掉电操作时，可以不同地设置第一电阻器电路121a的电阻值。例如，当掉电操作时的电阻值被控制为低于上电操作时的电阻值时，可以设置使得上电操作时加电复位信号por转变为低电平时的外部电源电压的电势电平(即，第一设置电平a)高于掉电操作时加电复位信号por转变为高电平时的外部电源电压的电势电平(即，第二设置电平b)。

另外，在本公开的实施例中，第一电阻器电路121a的电阻值可以根据下信号por_down来调节，所述下信号por_down是根据包括在cam电路124中的cam单元的编程态来输出的。因此，通过增加cam单元的数量，下信号por_down可以被输出为其比特位的数量大于1的多比特位信号，这导致可编程比特位的数量的增加，以及可以通过增加包括在第一电阻器电路121a中的晶体管p21的数量来进一步碎片化电阻值。

图8是图示根据本公开的实施例的包括图1的半导体存储器件100的存储系统1000的框图。

参照图8，存储系统1000包括半导体存储器件100和控制器1100。

半导体存储器件100可以类似于关于图1所述的半导体器件来配置和操作。在下文中，将省略重复的解释。

控制器1100与主机和半导体存储器件100耦接。响应于来自主机的请求，控制器1100访问半导体存储器件100。例如，控制器1100可以控制半导体存储器件100的读取操作、写入操作、擦除操作和后台操作。控制器1100提供主机与半导体存储器件100之间的接口。控制器1100驱动用于控制半导体存储器件100的固件。

控制器1100包括随机存取存储器(ram)1110、处理单元1120、主机接口1130、存储器接口1140和错误校正块1150。ram1110用作处理单元1120的操作存储器、半导体存储器件100与主机之间的高速缓冲存储器以及半导体存储器件100与主机之间的缓冲存储器中的至少一种。处理单元1120控制控制器1100的整体操作。另外，在写入操作中，控制器1100可以暂时地储存从主机提供的编程数据。

主机接口1130可以包括用于在主机与控制器1100之间执行数据交换的协议。作为示例性实施例，控制器1200可以通过各种接口协议中的至少一种来与主机通信，所述各种接口协议包括：通用串行总线(usb)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、pci快速(pci-e)协议、高级技术附件(ata)协议、串行-ata协议、并行-ata协议、小型计算机小接口(scsi)协议、增强小型磁盘接口(esdi)协议、集成驱动电路(ide)协议和私有协议等。

存储器接口1140与半导体存储器件100接口。例如，存储器接口1140可以包括与非(nand)接口或者或非(nor)接口。

错误校正块1150通过使用错误校正码来检测和校正从半导体存储器件100接收到的数据中的错误。处理单元1120可以根据来自错误校正块1150的错误检测结果来调节读取电压，以及控制半导体存储器件100执行再读取。在实施例中，错误校正块1150可以被设置为控制器1100的元件。

控制器1100和半导体存储器件100可以被集成至一个半导体器件中。在实施例中，控制器1100和半导体存储器件100可以被集成至一个半导体器件而形成存储卡。例如，控制器1100和半导体存储器件100可以被集成至一个半导体器件以形成如下的存储卡，包括：个人计算机存储卡国际协会(pcmcia)、紧凑式快闪(cf)卡、智能媒体卡(smsc)、记忆棒、多媒体卡(mmc、rs-mmc或微型mmc)、sd卡(sd、迷你sd、微型sd或sdhc)或通用快闪储存器(ufs)等。

控制器1100和半导体存储器件100可以被集成至一个半导体器件以形成固态驱动器(ssd)。ssd包括被配置为将数据储存在半导体存储器中的储存器件。当存储系统1000用作ssd时，可以充分提高耦接至存储系统2000的主机的操作速度。

作为另一示例，存储系统1000可以设置为电子设备的各种部件中的一种，所述电子设备包括：计算机、超移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、网络板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、游戏机、导航设备、黑匣子、数字相机、3维电视、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字录像机、数字视频播放器、能够在无线环境中收发信息的设备、用于形成家庭网络的各种设备中的一种、用于形成计算机网络的各种电子设备中的一种、用于形成远程信息处理网络的各种电子设备中的一种、rfid设备或用于形成计算系统的各种组件中的一种等。

在实施例中，半导体存储器件100或存储系统1000可以作为各种类型的封装体被嵌入。例如，半导体存储器件100或存储系统1000可以被封装成以如下类型嵌入，包括：层叠式封装(pop)、球栅阵列(bga)、芯片级封装(csp)、塑料引线芯片载体(plcc)、塑料双列直插封装(pdip)、华夫包式裸片、晶片形式裸片、板上芯片(cob)、陶瓷双列直插封装(cerdip)、塑料度量四方扁平封装(mqfp)、薄型四方扁平封装(tqfp)、小外形集成电路(soic)、收缩型小外形封装(ssop)、薄型小外形封装(tsop)、薄型四方扁平封装(tqfp)、系统内封装(sip)、多芯片封装(mcp)、晶片级制造封装(wfp)或晶片级处理层叠封装(wsp)等。

图9图示了作为图8的存储系统的应用示例2000的存储系统2000。

参照图9，存储系统2000包括半导体存储器件2100和控制器2200。半导体存储器件2100包括多个存储芯片。多个半导体存储芯片分为多个组。

在图9中，图示了多个组中的每个组经由第一通道ch1至第k通道chk而与控制器2200通信。每个半导体存储芯片被配置为与关于图1所述的半导体存储器件100之一相同地操作。

每个组经由一个公共通道而与控制器2200通信。控制器2200可以与关于图8所述的控制器1100来相同地配置，并且可以经由多个通道ch1至chk来控制半导体存储器件2100的多个存储芯片。

图10是图示包括关于图9解释的存储系统2000的计算系统3000的框图。

参照图10，计算系统3000包括中央处理单元3100、随机存取存储器(ram)3200、用户接口3300、电源3400、系统总线3500和存储系统2000。

存储系统2000经由系统总线3500电耦接至中央处理单元3100、ram3200、用户接口3300和电源3400。经由用户接口3300提供的数据或者由中央处理单元3100处理的数据被储存在存储系统2000中。

在图10中，半导体存储器件2100被图示为经由控制器2200而耦接至系统总线3500。然而，半导体存储器件2100可以直接耦接至系统总线3500，在这种情况下，控制器2200的功能可以由中央处理单元3100和ram3200来执行。

在图10中，示出了计算系统3000采用图9的存储系统2000。然而，在另一实施例中，存储系统2000可以由关于图7所述的存储系统1000代替。在又一实施例中，计算系统3000可以采用关于图9和图8所述的存储系统1000和2000二者。

根据本公开的实施例，外部电源电压掉电时，可以执行稳定的字线放电操作来减少半导体存储器件中的错误。

本文已经公开了示例性实施例，并且虽然采用了特定术语，但是仅以通用和描述性意义来使用和解释这些术语，而非限制的目的。在某些情况下，随着本申请的提交对本领域技术人员来说明显的是，除非另外特别指出，否则与特定实施例有关的所述特征、特性和/或元件可以单独地使用，或者与与其他实施例有关的所述特征、特性和/或元件结合使用。因此，本领域技术人员将理解的是，在不脱离在所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上做出各种变化。