非易失性随机存取的存储装置的制造方法
【专利说明】
【技术领域】
[0001]本发明涉及计算机、存储领域，具体涉及一种非易失性随机存取的存储装置。【【背景技术】】
[0002]NVDIMM(Non-Volatile Dual In-line Memory Module，非易失性双列直插式存储模块)是在DIMM(Dual Inline Memory Modules，即双列直插式存储模块)的基础上演化而来的，其属于一种集成了 DRAM (Dynamic Random Access Memory，S卩动态随机存取存储器)和非易失性内存芯片的内存条规格。NVDIMM作为一种能够兼具传统内存的高速访问带宽，同时能够在掉电时保存数据两种特性的新型存储设备，正逐渐受到云计算、数据中心以及高性能服务器等应用领域的重视。但目前的NVDIMM方案均采用NAND Flash (NAND闪存)作为非易失存储介质，但NAND Flash的种类较多，需要配备纠错引擎，以及接口界面没有统一标准，使得其可靠性和通用性较差。因此，在NVDIMM上应用NAND Flash作为非易失存储介质还存在兼容性、可靠性以及可维护性等方面的问题。
[0003]因此，本发明希望提出一种改进的技术方案来克服上述技术问题。
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【发明内容】
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[0004]本发明的目的在于提供一种非易失性随机存取的存储装置，用于为计算机系统提供非易失内存。
[0005]为了解决上述问题，本发明提供了一种存储装置，其包括:存储器接口，其与外部控制器电性相连；存储控制器，其通过第一总线与所述存储器接口相连；易失性存储阵列，其通过第二总线与所述存储控制器相连，其包括有多个易失性存储单元，每个易失性存储单元为易失性存储器；和非易失性存储阵列，其通过第三总线与所述存储控制器相连，其包括有多个非易失性存储单元，每个非易失性存储单元为非易失性存储器。
[0006]进一步的，所述非易失性存储单元的接口满足如下接口标准中的一个:SD卡接口标准、MMC卡接口标准、CF卡接口标准和UFS接口标准。
[0007]进一步的，所述易失性存储单元为动态随机存取存储器或静态随机存取存储器，所述第一总线为DMM总线，所述存储器接口为DMM接口，第二总线为易失性存储阵列总线，第三总线为非易失性存储阵列总线，所述DIMM接口插入DIMM插槽中以与所述外部控制器相连。
[0008]进一步的，所述易失性存储阵列为所述易失性存储单元形成的一维阵列，二维阵列或三维阵列，每个易失性存储单元具有独立的数据总线、地址总线、控制总线和时钟总线，各个易失性存储单元的数据总线、地址总线、控制总线和时钟总线汇集形成第二总线，所述非易失性存储阵列为所述非易失性存储单元形成的一维阵列，二维阵列或三维阵列，每个非易失性存储单元具有独立的数据总线、命令总线和时钟总线，各个非易失性存储单元的数据总线、命令总线和时钟总线汇集形成第三总线。
[0009]进一步的，每个非易失性存储单元包括与第三总线相连的主控制器以及与所述主控制器相连的闪存。
[0010]进一步的，所述存储控制器包括存储处理模块、易失性存储阵列控制模块以及非易失性存储阵列控制模块，所述存储处理模块接收第一总线的命令，接收或发送第一总线的数据，同时向易失性存储阵列控制模块或非易失性存储阵列控制模块发送相应控制指令，以及收发相应数据，所述易失性存储阵列控制模块对所述易失性存储阵列进行读写操作，所述非易失性存储阵列控制模块对所述非易失性存储阵列进行读写操作。
[0011]进一步的，所述易失性存储阵列包括有数据缓存区，所述非易失性存储阵列包括与所述数据缓存区具有对应关系的非易失性存储区，所述外部控制器能够访问所述非易失性存储区，在所述外部控制器写入数据到所述非易失性存储区时，被写入的数据先缓存至所述数据缓存区中，之后再由所述数据缓存区中被拷贝至所述非易失性存储阵列中的非易失性存储区。
[0012]进一步的，所述存储控制器中包括执行状态机、执行队列，所述存储装置中还包括位掩码表以及地址映射表，所述位掩码表包括有多个位，每个位对应所述数据缓存区中的一个存储区块，所述位掩码表中对应所述数据缓存区的一个位为有效时，则表示其对应的存储区块中有待转存数据，在该位为无效时，则表示其对应的存储区块中无待转存数据，所述地址映射表用来记录有多条地址映射记录，每条地址映射记录包括待写入的数据在数据缓存区中的临时源地址以及其在所述非易失性存储区的目标地址。
[0013]进一步的，所述存储控制器接收到写入数据到所述非易失性存储区内的命令；执行状态机在位掩码表中查找所述数据缓存区中的无待转存数据的存储区块；当找到无待转存数据的存储区块后，执行状态机在地址映射表建立一条地址映射记录，该地址映射记录中包括待写入的数据在数据缓存区的临时源地址以及在非易失性存储区内的目标地址；将数据写入数据缓存区的临时源地址对应的存储区块，并将所述位掩码表的对应位置为有效；执行状态机生成一条写命令，将写入到数据缓存区的临时源地址内的数据转存到非易失性存储区的目的地址中，并将命令压入执行队列；执行队列中的命令则由执行状态机依次执行。
[0014]进一步的，所述执行状态机每执行完一条命令，则将地址映射表中的对应地址映射记录删除，还将位掩码表中的对应位设置为无效，当第一总线收到读所述非易失性存储区的访问命令时，执行状态机根据访问命令的目标地址，查询地址映射表，若地址映射表中存在目标地址，则基于地址映射表从数据缓存区的对应存储区块中读取数据；若地址映射表中不存在该目标地址，则直接从非易失性存储区的目标地址读取数据。
[0015]进一步的，在关机或者异常掉电时，存储控制器会将数据缓存区中的有效数据一次性写入非易失性存储区的对应地址。
[0016]进一步的，所述易失性存储阵列还包括有易失性存储区，所述外部存储器通过所述存储控制器访问所述易失性存储区。
[0017]与现有技术相比，本发明中的非易失性动态随机存取的存储装置采用了标准接口的非易失性存储器，提高了该存储装置的可靠性、通用性以及可维护性。
[0018]关于本发明的其他目的，特征以及优点，下面将结合附图在【具体实施方式】中详细描述。【【附图说明】】
[0019]结合参考附图及接下来的详细描述，本发明将更容易理解，其中同样的附图标记对应同样的结构部件，其中:
[0020]图1为本发明中的非易失性动态随机存取的存储装置在一个实施例中的结构框图；
[0021]图2为图1中的非易失性动态随机存取的存储装置中的易失性存储阵列在一个实施例中的结构框图；
[0022]图3为图1中的非易失性动态随机存取的存储装置中的非易失性存储阵列在一个实施例中的结构框图；
[0023]图4为图3中的非易失性动态随机存取的存储装置中的非易失性存储单元在一个实施例中的结构框图；
[0024]图5为图1中的非易失性动态随机存取的存储控制器在一个实施例中的结构框图；
[0025]图6为本发明中的存储装置的易失性存储阵列及非易失性存储阵列的结构原理图；
[0026]图7为本发明中的存储装置的易失性存储阵列及非易失性存储阵列的一种示例；
[0027]图8为本发明中的存储装置的易失性存储阵列及非易失性存储阵列的另一种示例；
[0028]图9为图5中的存储处理模块在一个实施例中的结构框图
[0029]图10为地址映射表的示例图；
[0030]图11本发明中的存储装置的易失性存储