阵列及非易失性存储阵列的另一种结构原理图。
【【具体实施方式】】
[0031]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本发明作进一步详细的说明。
[0032]本发明的详细描述主要通过程序、步骤、逻辑块、过程或其他象征性的描述来呈现，其直接或间接地模拟本发明中的技术方案的运作。所属领域内的技术人员使用此处的这些描述和陈述向所属领域内的其他技术人员有效的介绍他们的工作本质。
[0033]此处所称的“一个实施例”或“实施例”是指与所述实施例相关的特定特征、结构或特性至少可包含于本发明至少一个实现方式中。在本说明书中不同地方出现的“在一个实施例中”并非必须都指同一个实施例，也不必须是与其他实施例互相排斥的单独或选择实施例。此外，表示一个或多个实施例的方法、流程图或功能框图中的模块顺序并非固定的指代任何特定顺序，也不构成对本发明的限制。
[0034]如图1所示的，其示出了本发明中的非易失性动态随机存取的存储装置的一个实施例，所述存储装置I包括存储器接口 10、存储控制器12、易失性存储阵列14和非易失性存储阵列16。所述存储器接口 10与外部控制器21电性相连。所述存储控制器12通过第一总线11与所述存储器接口 10相连。所述易失性存储阵列14通过第二总线13与所述存储控制器12相连。所述非易失性存储阵列通过第三总线15与所述存储控制器12相连。
[0035]在一个实施例中，所述第一总线11可以为DIMM总线，所述存储器接口 10为可以DIMM接口，又可以称为DIMM金手指，第二总线为易失性存储阵列总线13，第三总线15为非易失性存储阵列总线，所述存储控制器12为DIMM存储控制器，所述存储装置I可以被称为DIMM存储装置，该DIMM存储装置的DIMM接口 10插入外部的存储装置插槽20中，该存储装置插槽可以为DIMM插槽，所述存储装置插槽20与所述外部控制器21相连。所述外部控制器21位于计算机系统的主板或CPU (Central Processing Unit)中，该存储装置I为该计算机系统提供系统易失性存储区以及固态非易失性存储区(比如固态硬盘)。在其他的实施例中，所述DIMM接口也可以由其他接口标准来替代，本发明对此并不限制。
[0036]图2为图1中的易失性存储阵列14在一个实施例中的结构框图。如图2所示，所述易失性存储阵列14包括有多个易失性存储单元，每个易失性存储单元为易失性存储器。所述易失性存储器可以为DRAM (动态随机存取存储器)，也可以为SRAM (Static RandomAccess Memory,即静态随机存取存储器)。如图2所示，其是以易失性存储单元为DRAM为例进行介绍，多个易失性存储单元分别为DRAM141、DRAM142、DRAM143、DRAM144，其形成了 4行I列的一维易失性存储阵列。每个DRAM有其独立的时钟总线clock、控制总线control、地址总线address以及数据总线data，各个DRAM的总线汇集在一起，构成易失性存储阵列总线13。在另一些实施例中，也可以形成3行2列，10行3列的易失性存储阵列。也可以说，所述易失性存储单元可以形成一维的易失性存储阵列，也可以形成二维(比如2行2列，再比如3行4列等)的易失性存储阵列，还可以形成三维(比如2行，2列，2纵的三维阵列)的易失性存储阵列。此外，在一些应用中，所述易失性存储单元也可以被称为内存单元，所述易失性存储阵列14也可以被称之为内存阵列。
[0037]图3为图1中的非易失性存储阵列16在一个实施例中的结构框图。如图3所示，所述非易失性存储阵列16包括有多个非易失性存储单元，每个非易失性存储单元为非易失性存储器。在一个实施例中，所述非易失性存储器可以为NAND闪存，也可以为NOR闪存，本发明对此并不做特别的限制。如图3所示，多个非易失性存储单元分别为eMMC(EmbeddedMulti Media Card，嵌入式多媒体卡)161、eMMC162、eMMC163、eMMC 164, eMMC165、eMMC 166,eMMC167和eMMC168，其形成了 4行2列的二维非易失性存储阵列。每个eMMC有其独立的数据线DATA、命令总线CMD和时钟总线CLK，所述数据总线、命令总线和时钟总线汇集在一起，构成非易失性存储阵列总线15。在另一些实施例中，也可以形成3行2列，10行3列的非易失性存储阵列，也就是说，所述非易失性存储单元可以形成X行Y列的非易失性存储阵列，X、Y为自然数。所述非易失性存储单元还可以形成三维(比如X行，Y列，W纵)的非易失性存储阵列，W也为自然数。
[0038]图4为图3中的一个eMMC161在一个实施例中的结构框图。所述eMMC161包括与第三总线相连的eMMC主控制器1611以及与所述eMMC主控制器1611相连的NAND闪存1610。所述eMMC主控制器1611通过非易失性存储阵列总线15与存储控制器12通讯，并将数据写入到NAND Flash 1610，或将数据从NAND Flash 1610读出。
[0039]在图3和图4的实施例中，以eMMC为非易失性存储单元为例进行了介绍。在其他实施例中，所述非易失性存储单元还可以是SD (Security Digital)卡，CF (Compact Flash)卡、其他MMC卡、UFS(Universal Flash Storage，通用闪存)卡。换句话说，所述非易失性存储单元的接口可以是接口标准中的一个:SD卡接口标准、MMC卡接口标准、CF卡接口标准和UFS接口标准。当然，还可以是其他统一的接口标准。
[0040]图5为图1中的存储控制器12在一个实施例中的结构框图。所述存储控制器12包括存储处理模块121、易失性存储阵列控制模块122，以及非易失性存储阵列控制模块123。所述存储处理模块121接收第一总线的命令，接收或发送第一总线的数据，同时向易失性存储阵列控制模块122或非易失性存储阵列控制模块123发送相应控制指令，以及收发相应数据。所述易失性存储阵列控制模块122对所述易失性存储阵列14进行读写操作，所述非易失性存储阵列控制模块123对所述非易失性存储阵列16进行读写操作。具体的，非易失性存储阵列控制模块123通过非易失性存储阵列控制模块总线126与存储处理模块121相连，所述易失性存储阵列控制模块122通过易失性存储阵列控制模块总线125与存储处理模块121相连。所述存储控制器12还包括有数据缓冲器124，用于在易失性存储阵列14与非易失性存储阵列16进行数据交换时进行数据缓冲。
[0041]综上所述，由于采用非易失性存储阵列中的非易失性存储单元的接口满足一定的标准，从而提高了可靠性、通用性和可维护性。假如某些非易失性存储单元坏掉，则更换该非易失性存储单元非常容易，便于维护。
[0042]如图6所示，本发明中的存储装置的易失性存储阵列及非易失性存储阵列的结构原理图。如图6所示，所述易失性存储阵列14包括易失性存储区1450和数据缓存区1470。所述非易失性存储阵列16包括多个非易失性存储区1660A、1660B和1660C。
[0043]易失性存储阵列14的易失性存储区1450可以独立被应用。所述易失性存储阵列14的易失性内存区1450在功能上与普通的内存相同，因此又可以称为内存区。当外部控制器21发出的访问命令落在该易失性存储区1450时，存储控制器12直接将命令旁路给易失性存储阵列14，这样计算机系统相当于直接访问易失性存储阵列，可实现与普通内存一样的读写性能。这样的读写访问速度很快，不影响任何访