半导体存储器件的制作方法
【专利说明】半导体存储器件
[0001]相关申请的交叉引用
[0002]2014年3月25日提交的日本专利申请第2014-061812号的公开的包括说明书、附图和摘要的全文以引用的方式全部并入本文。
技术领域
[0003]本发明涉及一种半导体存储器件，尤其涉及一种SRAM(静态随机存储器)。
【背景技术】
[0004]推进晶体管元件的小型化的目的在于获得高集成度。伴随着小型化，制造差异(manufacturing variat1n)变大，导致晶体管元件的属性存在显著差异。伴随着小型化，在确保可靠性并且降低电压以减少功耗方面也有所进步。为此，出现了 SRAM的写入裕度(write margin)降低的问题。
[0005]针对该问题，提出了通过在写入的时候将位线设置为负电压以便改进存储器单元的存取MOS晶体管的电流驱动能力、来防止写入操作的故障的一种方法(专利文件I和2、非专利文件I和2)。
[0006]专利文件I公开了一种方法，其中在每个位线对中设置由升压电容器和用于驱动该升压电容器的反相器组成的升压电路，并且选择和驱动在位线的设置为接地电压的一侧的升压电路。
[0007]专利文件2公开了一种方法，其中由升压电容器和用于驱动该升压电容器的反相器组成的升压电路经由开关耦合至位线对中的每一个位线，并且通过选择在位线的被驱动至接地电位的一侧的开关而传输负电压。
[0008]非专利文件I公开了以下方法:将反相器设置到每个位线，作为写入驱动器电路。使两个写入反相器的源极短路并且经由功率开关耦合至低电压侧电源VSS。将升压电容器耦合至写入反相器的短路源极。当功率开关关闭时，仅仅在输出接地电压的一侧的反相器的输出节点是浮置的。然后，经由写入反相器的输出接地电压的匪OS和Y开关将经升压的负电压传输至位线。
[0009]非专利文件2公开了一种针对双端口 SRAM的方法，其中位线根据写入数据将被动至接地电压，然后被浮置，随后经由升压电容器升压至负电压。
[0010][专利文件]
[0011](专利文件I)日本专利公开第2002-298586号
[0012](专利文件2)日本专利公开第2009-295246号
[0013][非专利文件]
[0014](非专利文件 I) J.Chang 等人的 “A 20nm 112Mb SRAM Design in High K/Metal Gate Technology with Assist Circuitry for Low Leakage and Low VminApplicat1ns”， ISSCCi 130
[0015](非专利文件 2) D.P.Wang等人的“A 45nm Dual-Port SRAM with Write and ReadCapability Enhancement at Low Voltage，，，SOC Conference, 2007 IEEE Internat1nal。
【发明内容】
[0016]另一方面，当存在具有不同位线长度的IP时，比如编译的存储器(compiledmemory)，位线电容随着位线的长度而变化。因此，有必要形成单独地对应于位线长度的升压电容器；因此，这就使得有可能增加芯片面积。
[0017]为了解决上述问题，提供了一种可以增加写入裕度并且抑制芯片面积的增加的半导体存储器件。
[0018]本发明的其他问题和新颖特征将通过对本说明书和对应附图的说明而变得清楚。
[0019]根据一个实施例，半导体存储器件由下列各项组成:多个存储器单元，其按矩阵布置；多个位线对，其对应于存储器单元的每一列而布置；写入驱动器电路，其根据写入数据将数据传输至所选列的位线对；以及写入辅助电路，其将在所选列的位线对的低电位侧上的位线驱动至负电压电平。写入辅助电路由下列各项组成:第一信号布线；第一驱动器电路，其根据控制信号驱动第一信号布线；以及第二信号布线，其耦合至在低电位侧上的位线，并且用于基于与第一信号布线的接线间耦合电容、通过第一驱动器电路的驱动，来生成负电压。
[0020]根据一个实施例，通过上述配置，可以增加写入裕度并且抑制芯片面积的增加。
【附图说明】
[0021]图1是根据实施例1的半导体存储器件的全部配置的概略的说明图；
[0022]图2是存储器单元MC的配置的说明图；
[0023]图3是根据实施例1的第一写入驱动器电路6A和第一位线对充电电路7A的配置的说明图；
[0024]图4是根据实施例1的第一写入辅助电路5A和第二写入辅助电路5B的配置的说明图；
[0025]图5是根据实施例1的在写入操作中的信号波形的说明图；
[0026]图6是根据实施例1的信号布线的布置的说明图；
[0027]图7是根据实施例1的信号布线的结构的说明图；
[0028]图8是根据实施例1的信号布线的另一布置的说明图；
[0029]图9是根据实施例1的信号布线的又一布置的说明图；
[0030]图10是根据实施例1的修改示例的第一写入辅助电路5A#和第二写入辅助电路5B#的配置的说明图；
[0031]图11是根据实施例2的第一写入辅助电路5A的配置的说明图；
[0032]图12是根据实施例3的第一写入辅助电路5AP和第二写入辅助电路5BP的配置的说明图；以及
[0033]图13是根据实施例3的在写入操作中的信号波形的说明图。
【具体实施方式】
[0034]将参考对应附图对本发明的实施例进行详细阐释。在下文中，相同符号或者附图标记附加至相同或者相对应的元件并且省略对其的重复阐释。
[0035](实施例1)
[0036]<半导体存储器件的全部配置>
[0037]图1是根据实施例1的半导体存储器件的全部配置的概略的说明图。
[0038]如图1所图示，半导体存储器件由具有按矩阵布置的多个存储器单元MC的存储器单元阵列I组成。存储器单元阵列I由下列各项组成:多个字线，其对应于存储器单元的每一行而设置；以及多个位线对，其对应于存储器单元的每一列而设置。此处，存储器单元MC是所谓的双端口单元，该双端口单元由下列各项组成:第一字线WLA和对应的第一位线对BLA和/BLA、以及第二字线WLB和相应的第二位线对BLB和/BLB。
[0039]半导体存储器件由下列各项组成:第一行选择驱动器电路2A，其选择第一字线WLA;以及第一列选择电路3A，其生成用于选择存储器单元阵列I的第一列的列选择信号。半导体存储器件进一步由下列各项组成:第一输入电路4A，其输入第一写入数据DA;以及第一写入驱动器电路6A，其将从第一输入电路4A传输来的第一写入数据DA传输至由第一列选择电路3A选择的第一位线对BLA和/BLA。半导体存储器件进一步由下列各项组成:第一写入辅助电路5A ;第一位线对充电电路7A，其对第一位线对BLA和/BLA充电；以及第一控制电路8A。
[0040]半导体存储器件由下列各项组成:第二行选择驱动器电路2B，其选择第二字线WLB ;以及第二列选择电路3B，其生成用于选择存储器单元阵列I的第二列的列选择信号。半导体存储器件进一步由下列各项组成:第二输入电路4B，其输入第二写入数据DB ;第二写入驱动器电路6B，其将从第二输入电路4B传输来的第二写入数据DB传输至由第二列选择电路3B选择的第二位线对BLB和/BLB ;第二写入辅助电路5B ;第二位线对充电电路7B，其对第二位线对BLB和/BLB进行充电；以及第二控制电路8B。
[0041]第一行选择驱动器电路2A将第一字线WLA驱动至选择状态，第一字线WLA对应于由从第一控制电路8A输出的内部行地址RAA指定的第一行。
[0042]第一列选择电路3A生成列选择信号，该列选择信号根据从第一控制电路8A输出的内部列地址信号CAA来指定存储器单元阵列I的第一列。
[0043]输入到第一输入电路4A中的第一写入数据DA传输至第一写入驱动器电路6A，作为一对互补数据。
[0044]第一写入驱动器电路6A根据一对数据，通过第一列选择电路3A，将数据传输至第一位线对BLA和/BLA ;并且该数据被写入存储器单元MC中，该存储器单元MC耦合至由第一行选择驱动器电路2A选择的第一字线WLA。
[0045]在完成将数据写入到存储器单元MC之后，第一位线对充电电路7A在预定电压电平下对第一位线对BLA和/BLA进行充电。
[0046]第二行选择驱动器电路2B、第二列选择电路3B、第二输入电路4B、第二写入驱动器电路6B、第二写入辅助电路5B、第二位线对充电电路7B和第二控制电路8B的、针对第二字线WLB和第二位线对BLB和/BLB的操作，与上文已经阐释的操作相似；因此，省略对其的详细阐释。
[0047]<存储器单元MC的配置>
[0048]图2是存储器单元MC的配置的说明图。
[0049]如图2所图示，存储器单元MC由第一和第二 CMOS反相器组成。第一 CMOS反相器由下列各项组成:耦合在电压VDD与电压VSS之间的、负载P沟道MOS(场效应型)晶体管PQl和驱动器N沟道MOS晶体管NQl。第二 CMOS反相器由下列各项组成:耦合在电压VDD与电压VSS之间的、负载P沟道MOS晶体管PQ2和驱动器N沟道MOS晶体管NQ2。电压VSS低于电压VDD。
[0050]第一 CMOS反相器的输出节点耦合至第二 COS反相器的输入节点，并且第二 CMOS反相器的输出节点耦合至第一 CMOS反相器的输入节点。因此，配置了所谓的反相器锁存器。因此，将互补数据保持在作为反相器锁存器的输出节点的存储器节点MN和/MN处。
[0051]存储器单元MC由下列各项组成:N沟道存取MOS晶体管NQ3和NQ4，其