写入辅助电路5BP;因此，不重复对其的详细阐释。输出节点NBSTA耦合至信号布线MLl 1A，并且节点WBSA耦合至信号布线ML12A。两个信号布线MLllA和ML12A布置为与位线平行(in parallel)，并且布置在存储器单元阵列I之上。
[0151]升压电容元件Cbl3A基于在信号布线MLllA与信号布线ML12A之间的接线间耦合电容而形成。升压电容元件Cbl4A基于在信号布线ML13A与信号布线ML12A之间的接线间耦合电容而形成。
[0152]接地电容Cgl3A形成在信号布线ML12A与接地之间。在图12中，缓冲器BF2A布置在第二写入辅助电路5BP的内部；然而，布置缓冲器BF2A的位置并不是特定指出的，并且缓冲器BF2A可以布置在任意位置中。
[0153]图13是根据实施例3的在写入操作中的信号波形的说明图。参考图13，实施例3阐释了其中执行了多次升压操作的情况。
[0154]本示例图示了其中执行了两次升压操作的情况。在缓冲器BF2A中的延迟时间被设置为短于在在写入侧上的位线的电位由于从在干扰侧上的位线流入的电流的影响而上升至大约OV的情况下的时间。
[0155]下文阐释了如下情况:通过使用第一字线WLA和第一位线对BLA和/BLA，将存储器节点丽从“H”电平反转至“L”电平并且将存储器节点/MC从“L”电平反转至“H”电平。
[0156]假设第二位线对BLB和/BLB处于预充电状态下。当第二字线WLB运行至与第一字线WLA相同的定时之时的波形作为示例示出。
[0157]作为初始状态，第一和第二字线WLA和WLB在“L”电平下，第一列选择信号YSA也在“L”电平下，并且第一位线对BLA和/BLA通过均衡MOS晶体管PQ3和预充电MOS晶体管PQ4和PQ5在“H”电平下被预充电。另一方面，传输MOS晶体管NQ7和NQ8处于非导电状态下。
[0158]接下来，将“L”电平输入到第一写入数据DA中。根据第一写入数据DA，互补的第一写入输入数据DN和/DN分别在“H”电平和“L”电平下，并且输出节点CW和/CW分别变为在“L”电平和“H”电平下。
[0159]接下来，将第一列选择信号YSA设置为“H”电平，并且均衡MOS晶体管PQ3和上拉MOS晶体管PQ4和PQ5变为非导电的。然后，传输MOS晶体管NQ7和NQ8变为在导电状态下，将第一和第二写入反相器的输出节点CW和/CW的电位传输至第一位线对BLA和/BLA，并且将第一位线对BLA拉出至“L”电平。
[0160]接下来，将第一和第二字线WLA和WLB设置为“H”电平，将第一位线对BLA的电位传输至存储器节点MN,并且存储器节点MN的电位下降。
[0161]另一方面，第二字线WLB也在“H”电平下。因此，预充电电流从第二位线BLB流出，并且存储器节点MN并不完全地被设置在接地电位下。
[0162]因此，负载MOS晶体管PQ2不会变为在完全地导电的状态下，并且存储器节点/MN上升至“H”电平的速度减慢。
[0163]当第一升压信号BSTA被设置在“H”电平时，通过反相器INVlA将耦合至N沟道电源MOS晶体管NQllA的栅极的输出节点/BSTA设置在“L”电平下。因此，N沟道电源MOS晶体管NQllA变为非导电的，并且写入反相器的源极节点WBSA变为浮置的。
[0164]接下来，将缓冲器BFlA的输出节点NBSTA设置在“L”电平下。因此，写入反相器的源极节点WBSA基于升压电容元件Cbl3A升压至负电位。
[0165]源极节点WBSA的电位经由第一写入反相器的N沟道MOS晶体管NQ9和传输MOS晶体管NQ7来下拉第一位线BLA的电位。
[0166]然后，存取MOS晶体管NQ3的栅极-源极电压Vgs变大，存取MOS晶体管NQ3的电流驱动能力增加，并且存储器节点MN的电位被进一步下拉。
[0167]当负载MOS晶体管PQ2变为完全地导电时，将存储器节点/MN上拉至“H”电平，并且加速了存储器节点的反转。
[0168]然而，第一位线BLA的电位由于从第二位线BLB流入的电流的影响而上升。当第一位线BLA的电位变为正电位时，写入辅助的效果丧失，而且，曾经反转的电位可以再反转。
[0169]实施例3通过使用缓冲器BF2A和信号布线ML13A来执行进一步的再升压。
[0170]缓冲器BF2A的输出节点NBST2A设置在“L”电平下。因此，写入反相器的源极节点WBSA基于升压电容元件Cbl4A而进一步升压至负电位。
[0171]这再次加速了存储器节点的反转。随后，在第一位线BLA的线位变为正电压之前，有必要使升压信号BSTA恢复到“L”电平以使电源MOS晶体管NQllA导电并且使写入反相器的源极节点WBSA恢复到接地电位。
[0172]随后，通过使第一字线WLA恢复到“L”电平，使存储器节点丽和/MN的状态反转并且稳定。
[0173]随后，通过使第一列选择信号YSA恢复到“L”电平，对第一位线对BLA和/BLA预充电，并且终止写入操作。
[0174]当升压电容CB被扩大时，由升压操作所引起的位线电位的电位变化AV变大。因此，耦合至非选择字线的存储器单元有可能会发生错误写入。
[0175]根据实施例3，通过将升压操作划分为多次，可以使得每单位时间的电位变化AV小。因此，可以防止诸如上述的错误写入。
[0176]在实施例3中，阐释了八晶体管双端口 SRAM的配置。然而，该配置不限于在本发明中具体描述的配置，而是也适用于所谓的六晶体管单端口 SRAM。
[0177]如上所描述的，已经基于实施例对由本发明人做出的发明进行了具体阐释。然而，不应当被过分强调；本发明不限于如上所描述的实施例，并且在不偏离主旨的范围内可以对其进行各种不同的改变。
【主权项】
1.一种半导体存储器件，包括: 多个存储器单元，按矩阵布置； 多个位线对，对应于所述存储器单元的每一列而布置； 写入驱动器电路，可操作用于根据写入数据，来将数据传输至所选的列的位线对；以及写入辅助电路，可操作用于将在所述所选的列的位线对中的在低电位侧上的位线驱动至负电压电平， 其中所述写入辅助电路包括: 第一信号布线； 第一驱动器电路，可操作用于根据控制信号，来驱动所述第一信号布线；以及第二信号布线，耦合至所述在低电位侧上的位线，并且可操作用于基于与所述第一信号布线的接线间耦合电容、通过所述第一驱动器电路的驱动，来生成所述负电压。2.根据权利要求1所述的半导体存储器件， 其中每个所述存储器单元由第一电压和低于所述第一电压的第二电压来驱动，以便保持所述写入数据， 其中所述半导体存储器件进一步包括: 第一电压信号布线，可操作用于供应所述第一电压；以及 第二电压信号布线，可操作用于供应所述第二电压；以及 其中通过使用与比所述存储器单元布置得更靠上并且由其形成所述第一电压信号布线和所述第二电压信号布线的一个金属布线层相同的一个金属布线层，来形成所述第一信号布线和所述第二信号布线。3.根据权利要求2所述的半导体存储器件， 其中所述第一信号布线和所述第二信号布线沿着与所述第一电压信号布线和所述第二电压信号布线相同的方向设置。4.根据权利要求1所述的半导体存储器件，进一步包括: 多个第一字线和多个第二字线，分别对应于所述存储器单元的每一行而设置；以及多个第一位线对和多个第二位线对，分别对应于所述存储器单元的每一列而设置，作为所述位线对， 其中每个所述存储器单元包括: 触发器电路，根据写入数据，分别地，可操作用于将第一存储器节点设置为第一电位电平和第二电位电平中的一个，并且可操作用于将第二存储器节点设置为所述第一电位电平和所述第二电位电平中的另一个； 第一栅极晶体管对，具有电耦合至对应的所述第一字线的栅极，并且可操作用于将对应的所述第一位线对与所述触发器电路电耦合；以及 第二栅极晶体管对，具有电耦合至对应的所述第二字线的栅极，并且可操作用于将对应的所述第二位线对与所述触发器电路电耦合，以及其中所述写入辅助电路进一步包括: 接地电容元件，关于所述第二信号布线而设置，并且可操作用于使所述第二信号布线稳定化。5.根据权利要求4所述的半导体存储器件， 其中所述接地电容元件由场效应晶体管形成。6.根据权利要求1所述的半导体存储器件， 其中所述写入辅助电路进一步包括: 电容元件，在所述第一信号布线与所述第二信号布线之间设置。7.根据权利要求1所述的半导体存储器件， 其中所述写入辅助电路对应于所述位线对而共用地设置。8.根据权利要求1所述的半导体存储器件， 其中所述写入辅助电路进一步包括: 第二驱动器电路，在与在所述第一信号布线的一侧设置的所述第一驱动器电路相对的另一侧设置；以及 第三信号布线，可操作用于基于与所述第二信号布线的接线间耦合电容、通过所述第二驱动器电路的驱动，来生成所述负电压。
【专利摘要】本公开的各个实施例提供的半导体存储器件可以增加写入裕度并且抑制芯片面积的增加。该半导体存储器件包括：多个存储器单元，按矩阵布置；多个位线对，对应于存储器单元的每一列而布置；写入驱动器电路，其根据写入数据来将数据传输至所选列的位线对；以及写入辅助电路，其将在所选列的位线对中的在低电位侧上的位线驱动至负电压电平。该写入辅助电路包括：第一信号布线；第一驱动器电路，其根据控制信号来驱动第一信号布线；以及第二信号布线，其耦合至在低电位侧上的位线，并且基于与第一信号布线的接线间耦合电容、通过第一驱动器电路的驱动，来生成负电压。
【IPC分类】G11C11/413
【公开号】CN104952482
【申请号】CN201510131835
【发明人】佐野聪明, 柴田健, 田中信二, 薮内诚, 前田德章
【申请人】瑞萨电子株式会社
【公开日】2015年9月30日
【申请日】2015年3月24日
【公告号】EP2937865A1, US20150279454