非易失性半导体存储装置及其读取方法
【专利说明】非易失性半导体存储装置及其读取方法
[0001]相关申请的交叉引用
[0002]本申请基于并要求2013年3月25日提交的编号为2013-46478的在先日本专利申请、以及2013年7月26日提交的编号为2013-155252的在先日本专利申请的优先权益，这些申请的全部内容通过引用的方式在此纳入。
技术领域
[0003]本说明书中描述的实施例涉及非易失性半导体存储装置及其读取方法。
【背景技术】
[0004]NAND型闪存被认为是可电重写并具有高集成度的非易失性半导体存储装置。在NAND型闪存中，多个存储基元(cell)以其中彼此相邻的存储基元共用源/漏扩散层的形式串联连接，从而配置NAND基元单元。位线和源线经由选择栅晶体管分别被连接到NAND基元单元的两端。
[0005]在此类NAND型闪存中，采用在一个存储基元中存储两位或更多位数据的多层(mult1-level)存储系统，以增加存储容量。在采用该多层存储系统(MLC)的情况下，为了从一个存储基元读取数据，施加其值相互不同的多个字线电压，以在一个存储基元中执行多次读取操作。
[0006]而且，即使在采用在一个存储基元中仅存储一位数据的单层存储系统(SLC)的情况下，有时也在一个存储基元中执行多次读取操作。
[0007]在执行此类多次读取操作的情况下，每一次，位线都会被充电到特定电位。该充电操作是导致NAND型闪存电力消耗增加的原因。
【发明内容】
[0008]下面描述的实施例中的非易失性半导体存储装置包括存储基元阵列，存储基元阵列被配置为在其中设置有多个NAND基元单元，NAND基元单元中的每一者被配置为在其中具有多个串联连接的存储基元。位线被连接到NAND基元单元的一端，并且源线被连接到NAND基元单元的另一端。感测放大器电路被连接到位线。感测放大器电路包括:第一开关电路，其被连接在电源电压端子和感测节点之间；感测放大器，其被连接到感测节点；以及锁存电路，其锁存从感测放大器输出的信号。第一开关电路被配置为根据锁存电路所锁存的数据而切换到非导通状态。
【附图说明】
[0009]图1A是示出根据第一实施例的非易失性半导体存储装置的配置的框图。
[0010]图1B是示出第一实施例中的非易失性半导体存储装置的配置的等效电路图。
[0011]图1C是示出存储基元MC的剖面结构的示意图。
[0012]图1D是示出选择晶体管SGl和SG2的剖面结构的示意图。
[0013]图1E是示出NAND基元单元NU的剖面结构的示意图。
[0014]图2是解释NAND型闪存中的多层存储系统的不意图。
[0015]图3是解释NAND型闪存中的多层存储系统的示意图。
[0016]图4是解释NAND型闪存中的多层存储系统的不意图。
[0017]图5是示出第一实施例的非易失性半导体存储装置中的感测放大器电路112的配置的具体实例的框图。
[0018]图6是解释第一实施例的非易失性半导体存储装置中的读取操作的流程图。
[0019]图7是示出第二实施例的非易失性半导体存储装置中的感测放大器电路112的配置的具体实例的框图。
[0020]图8是解释第二实施例的非易失性半导体存储装置中的读取操作的流程图。
【具体实施方式】
[0021]接下来，基于附图描述根据实施例的非易失性半导体存储装置。
[0022][第一实施例]
[0023]首先，将参考图1A和IB描述根据第一实施例的非易失性半导体存储装置的配置。图1A是示出根据第一实施例的非易失性半导体存储装置(NAND型闪存)的配置的框图。图1B是示出存储基元阵列111的配置的等效电路图。需要注意，在图1B中，字线WL延伸的方向被称为字线方向，位线BL延伸的方向被称为位线方向。
[0024]如图1A所示，根据第一实施例的非易失性半导体存储装置包括存储基元阵列
111、感测放大器(sense amplifier) 112、行解码器113、数据线114、I/O缓冲器115、控制信号产生电路116、地址寄存器117、列解码器118、内部电压产生电路119、以及基准电压产生电路120。
[0025]如图1B所示，存储基元阵列111被配置为具有在其中以矩阵形式排列的多个NAND基元单元NU。每个NAND基元单元NU例如包括64个串联连接的可电重写的非易失性存储基元MCO?MC63 (存储串)以及选择晶体管SGl和SG2，选择晶体管SGl和SG2用于将存储串的两端分别连接到位线BL和公共源线CELSRC。
[0026]NAND基元单元NU中的存储基元MC0-MC63的控制栅被连接到不同字线WLO?WL63。选择晶体管SGl和SG2的栅极被分别连接到选择栅线S⑶和SGS。共用一个字线WL的一组NAND基元单元NU构成块BLK，该块形成数据擦除单元。尽管在图中省略，但是多个块BLK沿着位线方向排列。
[0027]每个位线BL被连接到图1A所示的感测放大器112。共同被连接到一个字线WL的多个存储基元MC构成一个页或多个页。
[0028]如图1A所示，感测放大器112沿着存储基元阵列111的位线方向设置，并且被连接到位线BL以执行页单位数据的读取，并且还充当数据锁存器来保持一个页的写入数据。也就是说，以页为单位执行读取和写入。感测放大器112配备有暂时保持输入/输出数据的数据缓存，以及执行列选择的列选择栅电路(未示出)。
[0029]如图1A所示，行解码器113沿着存储基元阵列111的字线方向设置，并且根据行地址选择性地驱动字线WL和选择栅线SGD和SGS。该行解码器113包括字线驱动器和选择栅线驱动器。此外，附随感测放大器112设置有控制感测放大器112中的列选择栅电路的列解码器118。行解码器113、列解码器118和感测放大器113构成读/写电路，以执行存储基元阵列111的数据读写。
[0030]外部输入/输出端口 I/O和感测放大器112之间的数据传输通过输入/输出缓冲器115和数据线114执行。也就是说，读入感测放大器112的页数据被输出到数据线114，以便经由输入/输出缓冲器115而被输出到输入/输出端口 I/O。而且，从输入/输出端口I/O提供的写数据经由输入/输出缓冲器115而被加载到感测放大器112。
[0031]从输入/输出端口 I/O提供的地址数据Add经由地址寄存器117而被提供给行解码器113和列解码器118。从输入/输出端口 I/O提供的指令数据Com被解码，以便在控制信号产生电路116中被设定。
[0032]各外部控制信号，S卩，芯片使能信号/CE、地址锁存器使能信号ALE、指令锁存器使能信号CLE、写入使能信号/WE、以及读取使能信号/RE，被提供给控制信号产生电路116。控制信号产生电路116控制内部电压产生电路119以产生数据读取、写入和擦除所需的各种内部电压，并且还一般地基于指令Com和外部控制信号执行存储操作的操作控制。
[0033]此外，控制信号产生电路116被施以来自基准电压产生电路120的基准电压。控制信号产生电路116在源线SL侧通过选定的存储基元MC执行写入，并且控制读取操作。
[0034]图1C和ID示出存储基元MC以及选择晶体管SGl和SG2的示意性剖面结构。在形成于未示出的半导体衬底上的P型阱2中形成η型源和漏扩散层15。被两个扩散层15夹着的P型阱2的区域充当构成存储基元MC的MOSFET的沟道区域。
[0035]而且，浮栅(FG) 11经由栅绝缘膜10在ρ型阱2上形成。浮栅11被配置为能够在其中保持电荷，通过该电荷的量判定存储基元MC的阈值电压。需要注意，可采用电荷捕获膜作为电荷累积膜来替代浮栅。控制栅(CG) 13经由栅间绝缘膜12在该浮栅11上形成。
[0036]选择晶体管SGl和SG2包括在未示出的半导体衬底上形成的P型阱2，以及在该ρ型阱2的表面中形成的η型源和漏扩散层15。需要注意，可采用使用边缘电场的源和漏来替代扩散层。控制栅11’经由栅绝缘膜10在ρ型阱2上形成。
[0037]图1E示出存储基元阵列111中的一个NAND基元单元NU的示意性剖视图。在该实例中，一个NAND基元单元NU被配置为具有串联连接的64个存储基元MC (具有图1C所示的配置)以及选择晶体管SGl和SG2(具有图1D所示的配置)。
[0038]接下来，将参考图2?4描述以此方式配置的NAND型闪存中的多层存储系统。如图2所示，在NAND型闪存中，一个存储基元中的阈值电压的值例如被控制为四种类型，从而允许在一个存储基元MC中存储两位的数据。在下文中，将描述四层数据存储系统作为实例。即使采用四层数据存储系统之外的诸如八层数