专利名称：具改善可靠性之铁电记忆集成电路的制作方法
技术领域：
本发明乃是有关于内存集成电路(IC)。特别是，本发明乃是有关于具有串联架构的内存集成电路(IC)，举例来说，铁电内存集成电路(IC)。
背景技术：
铁电金氧陶磁材料，诸如锆钛酸铅(PZT)，已经研究用于铁电半导体内存装置中。另外，其它铁电材料，诸如铋钛酸锶(SBT)，亦可以具有相同用途。第1图系表示一种习知之铁电内存单元105，其具有一晶体管130及一铁电电容器140。一电容器电极142系耦接至一平板线170，而另一电容器电极141则耦接至此晶体管130，藉以根据耦接此晶体管闸极之一字符线150之状态(激活或不激活)，选择性地耦接或解耦此电容器及一位线160。
此铁电内存系利用残留极性，将信息储存于此电容器中。储存于此内存单元之逻辑数值系取决于此铁电电容器之极性。要改变此电容器之极性，此铁电电容器之电极间必须施加大于切换电压(强制电压)之一电压。此铁电电容器之一优点系此铁电电容器可以在功率移除后维持其极性，进而得到一非挥发性内存单元。
第2图系表示架构成一串连202之复数铁电内存单元。这类内存架构系揭露于，举例来说，Takashima et al.，1997 Symposium on VLSICircuit Digest of Technical Papers，p.83f及Takashima et al.，IEEE J.Solid-State Circuits，vol.33，pp 787-792，May1998，两者均可以做为本发明之参考前案。此串连202之内存单元205，其分别具有一晶体管230及并联之一电容器240，系彼此串联。内存单元之晶体管闸极，举例来说，系用以做为字符线或耦接字符线之闸极导电体。此串连202之一端213系耦接一位线，而此串连202之另一端214则耦接至一平板线。复数串连系彼此互连或利用字符线寻址，藉以形成一内存数组区块。
第3图系表示一种习知内存串连302之剖面图。如图中所示，各个内存单元之晶体管330系形成于一基底310表面。相邻内存单元之晶体管系分享一共享扩散区域。此内存串连302之各个电容器340系成对地群组。下电极341系用以做为相邻电容器之一共享电极。一对电容器之一电容器之上电极342系耦接另一对电容器之一电容器之上电极，藉以形成一雏菊串连(daisy chain)。各个上电容器电极系经由有源区域之上电极插塞(AATE plug)386，耦接各个内存单元之晶体管。
已知，相邻对电容器之上电极耦接系可以利用插塞348及一导线362达成。因此，串连架构之应用将会需要额外之金属制程，其至少包括接触插塞及金属线之形成。额外金属制程之使用会增加制造成本及原始处理时间。另外，接触插塞之形成亦会需要额外之图案定义及蚀刻步骤，其可能会产生额外之蚀刻损害。
第4图系表示一内存串连之两相邻对电容器309之俯视图。一上电容器电极插塞386系位于两相邻对电容器309中间。这类上电容器电极插塞之利用需要在两相邻对电容器309中间具有一间隔3F，其中，F系此集成电路(IC)之特征大小或基本规则。此接触插塞之各侧分别需要一间隔F，藉以与相邻对电容器之下电极隔离，另外，此接触插塞亦会占去一间隔F。然而，此需要间隔可能会增加内存单元之大小。
因此，由上述可知，本发明之主要目的便是提供一种串连架构，其不需要额外之金属制程、亦不会降低内存单元之大小。
发明概述本发明系有关于集成电路(IC)，其具有一串连架构之内存数组区块。特别是，本发明系有关于在此串连架构中减少一金属层。在串连架构中，内存单元之晶体管系与相邻晶体管分享一共享扩散区域。内存单元之电容器系成对群组，且各对电容器之下电极系彼此共享。相邻对电容器之相邻电容器之上电极系一起耦接至一内存单元之晶体管之一共享扩散区域(举例来说，有源区域(AA))。对于此串连两端之内存单元而言，各个上电极系耦接至各个内存单元之晶体管之扩散区域。另外，各个下电极系耦接至各个内存单元之晶体管之其它扩散区域。
根据本发明，一导电带系用以耦接各个电容器之上电极至有源区域(AA)。另外，各个电容器之侧壁表面系形成间隙，藉以隔离此导电带及各个电容器之不同层。各个间隙可以让此导电带自我校准。另外，各个间隙亦可以做为此铁电材料之一封装。在一较佳实施例中，各个间隙材料系包括氧化铝。
在另一较佳实施例中，耦接各个上电极至有源区域(AA)之各个接触插塞系低于耦接各个下电极至有源区域(AA)之各个接触插塞。这可以使下电极相对上电极接触插塞之校准动作变得较不严格。另外，在各个上电极及有源区域中间、利用导电带做为区域互连亦可以消除额外金属层之需求，进而降低整体之处理成本。
简单图标说明第1图系表示一习知铁电内存单元。
第2图系表示一习知内存串连。
第3图系表示一习知内存串连之剖面图。
第4图系表示一习知内存串连之俯视图。
第5图系表示根据本发明之一较佳实施例-一内存串连之剖面图。
第6至10图系表示根据本发明之一较佳实施例-一内存串连之制造流程图。
第11图系表示根据本发明之一较佳实施例-一内存串连之部分俯视图。
较佳实施例之详细说明本发明系有关于串连之内存架构。在一较佳实施例中，本发明系有关于利用串连架构实施之铁电内存单元。另外，本发明亦可以应用于排列为串连架构之其它类型内存单元。第5图系表示根据本发明之一较佳实施例、一内存串连402之剖面图。此内存串连402系具有复数内存单元4051及405X，形成于一基底410表面。各个内存单元系具有一单元晶体管430及并联之一电容器。此内存串连402之各个内存单元系彼此串联。为便于介绍，此内存串连402系具有八个内存单元(亦即X＝8)。另外，本发明亦可以提供具有其它数目之内存单元之一内存串连。较佳者，一内存串连之内存单元数目系等于2Y，其中，Y系大于或等于1之一整数。
各个晶体管，举例来说，系N型场效晶体管。另外，P型场效晶体管、P型及N型场效晶体管组合、或其它类型的晶体管亦可以使用。在一较佳实施例中，一晶体管430系与一相邻晶体管分享一共享扩散区域。一选择晶体管(图中未示)系可以提供于此内存串连之一端，藉以选择性地耦接或解耦此内存单元至一位线。此选择晶体管系可以与此内存串连之第一内存单元之晶体管分享一共享扩散区域。
另外，内存单元之电容器系提供于各个晶体管上方。各个电容器，在一较佳实施例中，系铁电电容器。或者，其它类型之电容器，诸如非铁电内存电容器，亦可以使用。此铁电电容器系具有一铁电层，诸如锆钛酸铅(PZT)。另外，其它类型之铁电材料，诸如铋钛酸锶(SBT)，亦可以使用。再者，多层铁电结构亦可以使用。此铁电层系放在第一及第二电极中间，其举例来说，系利用贵金属(举例来说，铂)形成。其它类型之导电材料，诸如锶钌氧化物(SRO)、或氧化铱(IrO)，亦可以使用。多层电极结构，其可以具有额外金属，包括钛、氮化钛、铱、或其它金属，亦可以使用。另外，第一及第二电极亦不需要利用相同材料形成。
接着，本发明会提供一中间介电层(ILD)426，藉以隔离各个晶体管及电容器。此中间介电层(ILD)426，举例来说，系包括氧化硅。另外，其它类型之介电材料，诸如氮化硅，亦可以用来形成此中间介电层(ILD)426。
接着，本发明会在此接触插塞及下电极中间提供一阻障层，藉以避免或禁止，举例来说，氧原子相对此接触插塞之扩散。在一较佳实施例中，此阻障层系包括铱。另外，其它类型之阻障层亦可以利用。阻障层之应用系特别有利于铁电物质、高k介电物质、或其它应用，其中，插塞氧化系一主要问题。接着，本发明会在此阻障层及中间介电层中间提供一附着层，藉以提升此阻障层之附着力。此附着层，举例来说，可以包括钛。另外，其它类型之材料，只要能够提升此中间介电层及阻障层之附着力，亦可以使用。
在一较佳实施例中，两相邻电容器440系分享一共享电极，藉以将各个电容器群组成对409。较佳者，各个电容器系分享一下共享电极。另外，此中间介电层(ILD)内会提供有源区域下电极(AABE)插塞485，其分别耦接一电容器之一下电极至一晶体管之一扩散区域。较佳者，一有源区域下电极(AABE)插塞系耦接一对电容器之一下电极至一晶体管之一共享扩散区域。各个有源区域下电极(AABE)插塞，举例来说，系包括钨。另外，其它类型之导电材料，诸如掺质多晶硅，亦可以使用。对于多晶硅之有源区域下电极(AABE)插塞而言，本发明会在此有源区域下电极(AABE)插塞及电容器中间提供一金属硅化物，其举例来说系具有钴或钛。
根据本发明之一较佳实施例，相邻对电容器之两相邻电容器之上电极系经由一导电带490耦接。一导电带系经由一有源区域上电极(AATE)插塞486，耦接至一晶体管之另一扩散区域。较佳者，一导电带系经由一有源区域上电极(AATE)插塞，耦接不同对电容器之两相邻电容器之上电极至两晶体管之其它共享扩散区域。
在一较佳实施例中，此有源区域上电极(AATE)及有源区域下电极(AABE)系利用个别制程产生。各个有源区域上电极(AATE)插塞之上表面系低于各个有源区域下电极(AABE)之上表面。提供低于有源区域下电极(AABE)插塞之有源区域上电极(AATE)插塞系有利于制程窗口之增加，因为各个下电极441及插塞中间之校准将不再严格要求。另外，不同插塞亦可以个别地进行最佳化。或者，各个有源区域上电极(AATE)及有源区域下电极(AABE)插塞亦可以利用相同制程产生。
此导电带系接触各个电容器电极。一般而言，此导电带应该充分地接触各个电极，藉以提供想要之电性特征。举例来说，此导电带会接触大约一半之上电极之表面面积。此导电带，举例来说，系包括多晶硅。另外，其它类型之导电材料，诸如铝、氮化钛、钛、钨、及多层导电结构，亦可以用来形成此导电带。
在一较佳实施例中，间隙478会形成于电容器之侧壁表面，藉以电性隔离各个电容器之侧边及此导电带，进而避免各个电极之短路。各个间隙系具有一介电材料，诸如氧化铝。另外，其它类型之介电材料，包括氧化钛、氮化硅、氧化硅、或多层介电结构，亦可以使用。在一较佳实施例中，各个间隙亦可以有利于铁电材料之一封装层，进而避免其污染，诸如氢或水。另外，一封装层493可以提供于各个电容器及导电带之上方，进而避免此内存串连，举例来说，免于氢之污染，其可能会降低铁电材料之特性。
此内存串连之一端系耦接至一位线，而此内存串连之另一端则会耦接至一平板线。各个内存单元之晶体管之闸极，举例来说，可以做为字符线或耦接至字符线。另外，此位线及平板线可以形成于第一金属位准之表面，而各个字符线则可以形成于第二金属位之表面。再者，其它类型之绕线方式亦可以使用。
第6至10图系表示根据本发明之一较佳实施例、一内存串连之制造流程图。请参考第6图，首先系提供一半导体基底510。此半导体基底系具有此内存串连之内存单元之晶体管。另外，此半导体基底表面亦可以形成集成电路(IC)(图中未示)之其它组件。各个内存单元之晶体管，在一较佳实施例中，系与相邻内存单元之晶体管分享一共享扩散区域。另外，各个内存单元之晶体管，举例来说N型场效晶体管(FET)、P型场效晶体管(FET)、N型及P型场效晶体管(FET)之组合、或其它类型之内存，亦可以使用。
接着，此半导体基底上方会提供一中间介电层(ILD)525。此中间介电层(ILD)525，举例来说，系包括氧化硅。另外，其它类型之介电材料，诸如氮化硅、掺质或未掺质硅酸玻璃、或旋涂玻璃，亦可以使用。再者，中间介电层之多层结构亦可以使用。已知，各种技术均可以用来形成此中间介电层(ILD)，诸如化学气相沉积(CVD)。
接着，插塞585及586系形成于此中间介电层中，藉以耦接至各个内存单元之晶体管之扩散区域。在一较佳实施例中，有源区域下电极(AABE)插塞585系耦接各个下电容器电极至各个晶体管，而有源区域上电极(AATE)插塞586则会耦接各个上电容器电极至各个晶体管。各个插塞，举例来说，系包括一导电材料，诸如多晶硅。另外，其它类型之导电材料，诸如钨，亦可以使用。
各个插塞系利用习知技术产生。举例来说，一电阻层系沉积于此中间介电层(ILD)表面、并定义图案以形成开口，其对应于欲形成插塞之穿孔。随后，执行一非等向蚀刻，诸如反应离子蚀刻(RIE)。此反应离子蚀刻(RIE)系移除此电阻层掩模所曝露之部分中间介电层(ILD)，进而产生穿孔。接着，一导电材料会沉积于此半导体基底表面，进而填满各个穿孔。此中间介电层(ILD)上方之超额导电材料，举例来说，可以利用化学机械研磨(CMP)移除。经由化学机械研磨(CMP)，各个插塞及中间介电层间便可以得到一平坦表面。
接着，一衬里层，诸如钛，可以沉积于此半导体基底之表面，藉以在填满各个穿孔前对齐各个穿孔侧壁。此衬里层可以用于此基底材料之硅化，藉以降低其电阻值。另外，一阻障层，诸如氮化钛，亦可以提供，藉以对齐各个穿孔侧壁。此阻障层系用来禁止此半导体基底及插塞材料间之反应。根据此衬里及/或阻障层是否导电，穿孔下面亦可以移除，藉以曝露此扩散区域。
在一较佳实施例中，有源区域上电极(AATE)及有源区域下电极(AABE)插塞系个别产生。各个有源区域上电极(AATE)插塞586之高度系低于各个有源区域下电极(AABE)插塞586之高度。举例来说，首先沉积一第一介电层，并接着形成各个有源区域上电极(AATE)插塞。接着，沉积一第二介电层，并形成各个有源区域下电极(AABE)插塞。在上下电极之插塞需要不同电性特征，诸如电阻值，之应用中，分别形成各个插塞之做法会特别有利。再者，提供低于有源区域下电极(AABE)插塞之有源区域上电极(AATE)插塞亦可以增加制程窗口，因为各个插塞及下电容器电极间之校准将会不再严格。
在另一较佳实施例中，耦接各个晶体管至各个上电极之有源区域上电极(AATE)插塞586系利用两个制程步骤形成。有源区域上电极(AATE)插塞586，举例来说，系与周边装置具有相同或类似之电性要求(举例来说，电阻值)。如此，在周边装置之插塞形成期间，有源区域上电极(AATE)插塞之下部便可以形成。或者，插塞586亦可以在单一制程步骤中形成。
请参考第7图，各个电容器层系沉积于此半导体基底表面。在一较佳实施例中，各个电容器层系具有形成铁电电容器之各层。要形成一铁电电容器，第一电极641、铁电层646、及第二电极642会依序沉积于此半导体基底表面。在一较佳实施例中，此导电材料系包括一贵金属，诸如铂，此铁电材料系包括锆钛酸铅(PZT)。另外，其它导电及铁电材料亦可以使用。举例来说，铋钛酸锶(SBT)亦可以用来形成此铁电层，而其它导电材料，诸如氧化钌(SRO)或氧化铱(IrO)，则可以用来形成各个电极。另外，第一及第二电极亦可以利用不同导电材料形成。在另一较佳实施例中，各种电容器层系用来形成非铁电电容器，诸如动态随机存取内存(DRAM)电容器。举例来说，本发明系使用习知之动态随机存取内存(DRAM)电极及介电层。或者，各种技术，诸如化学气相沉积(CVD)、金氧有机物化学气相沉积(MOCVD)、及旋涂(spin-on)，均可以用来形成各个电容器层。
在一较佳实施例中，一阻障层系形成于第一电极之形成以前。此阻障层，举例来说，系包括铱。另外，可以禁止扩散氧之其它材料，诸如氮化钛，亦可以使用。为了提升此阻障层及中间介电层(ILD)中间之附着力，在此阻障层下方系可以提供一附着层。此附着层，在一较佳实施例中，系包括钛。或者，提升材料间附着力之其它附着层亦可以使用。各种技术，举例来说物理气相沉积(PVD)及化学气相沉积(CVD)，均可以用来形成各个阻障层及附着层。
对于插塞包括多晶硅之应用而言，一金属硅化物层系在各个电容器层以前，形成在此中间介电层(ILD)上方。此金属硅化物层，举例来说，系包括钛或钴。另外，其它金属硅化物亦可以使用。此金属硅化物，举例来说，可以利用习知技术形成。
请参考第8图，各个介电层及上电极层系分别定义图案，藉以形成各个电容器之上部。已知，习知掩模及蚀刻技术均可以用来定义各层之图案。举例来说，一硬式掩模系沉积在上电容器层表面沉积。此硬式掩模，在一较佳实施例中，系包括氧化硅。另外，其它之硬式掩模材料亦可以使用。接着，一光阻层系沉积于此硬式掩模层表面。接着，一抗反射(ARC)层可以形成于此光阻层下方。接着，此光阻层便可以定义图案，进而保留一电阻区块，进而保护此硬式掩模层中、与电容器区域对应之区域。接着，一非等向蚀刻，诸如反应离子蚀刻(RIE)，便可以用来移除此硬式掩模层之曝露部分，藉以曝露此上电容器层。接着，在定义此硬式掩模之图案后，此光阻层便可以移除。随后，本发明便可以执行一反应离子蚀刻(RIE)，藉以移除未受此硬式掩模保护之上电极及介电层，进而形成各个电容器之上部。
请参考第9图，接着，本发明会定义各个下电极及其下方电容器层(举例来说，硅化物层、附着层、及/或阻障层)之图案，进而形成各个电容器之下部。定义下电极层之图案，举例来说，系利用一硬式掩模达成。在一较佳实施例中，此下电极可以做为两相邻电容器之一共享电极。形成各个电容器之下部之制程系曝露各个有源区域上电极(AATE)插塞之上表面。另外，此介电层必须过度蚀刻，藉以确保各个有源区域上电极(AATE)插塞之上表面均可以曝露出来。
接着，一间隙层877会一致地沉积在此半导体基底上方，进而覆盖各个电容器及插塞586。在一较佳实施例中，此间隙层系具有一介电材料，诸如氧化铝。另外，此间隙层亦可以做为一封装层，进而保护此铁电材料免于，举例来说，氢污染。再者，其它介电材料，诸如氧化钛、氮化硅、或其它类型之氮化物，亦可以使用。或者，此间隙层亦可以利用多层介电堆栈形成，其包括氧化硅及/或氮化物。此间隙层，举例来说，系利用溅渡或物理气相沉积(PVD)形成。当然，其它沉积技术，诸如化学气相沉积(CVD)或原子层沉积(ALD)，亦可以用来形成此间隙层。
请参考第10图，接着，执行一非等向蚀刻动作。此蚀刻动作，举例来说，系包括一反应离子蚀刻(RIE)。此反应离子蚀刻(RIE)系移除此间隙层之水平部分，进而曝露各个电容器及插塞586之表面、并保留间隙978保护之电容器侧壁。
在一较佳实施例中，随后，一蚀刻停止层系沉积于此半导体基底上方。此蚀刻停止层，举例来说，系包括一导电层，诸如氮化钛。提供一蚀刻停止层会有利于降低各个上电极之后续蚀刻损害。另外，使用非导电层，诸如氧化硅层，亦可以使用。若本发明系使用一非导电层，则本发明将会接着执行一定义图案之步骤，藉以曝露部分上电极及接触插塞586。
随后，一导电层991会形成在此半导体基底上方，进而覆盖各个电容器、并充分地填满两相邻对电容器中间之区域。此导电材料，在一较佳实施例中，系包括掺质多晶硅。另外，其它类型之导电材料，诸如氮化钛、钛、铝、钨、铜铂、其合金、或其组合，亦可以使用。或者，各种技术亦可以用来形成各个导电材料，诸如物理气相沉积(PVD)或化学气相沉积(CVD)。
接着，本发明会定义此导电层之图案，进而形成耦接相邻对电容器之相邻电容器之上电极至各个插塞586。在一较佳实施例中，各个导电带系利用习知之掩模及蚀刻技术形成。各个导电带系充分地接触各个上电极，藉以产生想要之电性特征。在一较佳实施例中，各个导电带系接触大约一半之各个上电极之表面。
各个侧壁间隙系用来隔离各个电容器之不同层，进而避免各个电极之短路。随后，一封装层便可以沉积在各个电容器上方。此封装层系降低或避免，举例来说氢污染，降低铁电材料之品质。在一较佳实施例中，此封装层系包括氮化硅或氧化铝。另外，其它类型之封装材料，只要能够保护铁电材料免于氢污染，亦可以使用。再者，此封装层亦可以利用习知技术形成，诸如物理气相沉积(PVD)或化学气相沉积(CVD)。应用间隙层及导电带会有利于一自我校准制程之提供，藉以耦接各个上电极至各个晶体管，并且不需要一金属制程。
第11图系表示根据本发明之一较佳实施例、各个内存单元之电路布局图。如图中所示，本发明系提供两相邻对电容器909。另外，一有源区域上电极(AATE)插塞986则是放置于此两相邻对电容器中间。另外，一导电带990系耦接两相邻对电容器之两相邻电容器之各个上电极层642至此有源区域上电极(AATE)插塞。利用侧壁间隙隔离此电容器之各个电极及此导电带，本发明便可以在两相邻对电容器间达成一间隔1F。这将会有利于更小之内存单元大小及降低之制造成本。
虽然本发明已配合所附图
式，并参考各个较佳实施例详细说明如上。但是，熟习此技术者，在不违背本发明精神及范围之前提下，亦可以对各个较佳实施例进行可能调整及改变。因此，本发明之保护范围不应该仅仅限制于上述各个较佳实施例，而应该根据下列权利要求及其等效范围。
权利要求
1.一种集成电路(IC)，其包括一第一内存单元，具有一第一晶体管，其具有第一及第二扩散区域，及一第一电容器，其在上下电极中间具有一介电层；一第二内存单元，具有一第二晶体管，其具有第一及第二扩散区域，及一第二电容器，其在上下电极中间具有一介电层；该等第一及第二晶体管之该等第二扩散区域系形成一共享扩散区域；以及一导电带，耦接该等第一及第二电容器之该等上电极至与该共享扩散区域耦接之一第一接触，其中，该导电带系利用该等电容器之侧壁表面之间隙、而与该等电容器隔离。
2.如权利要求1所述之集成电路(IC)，其中，该介电层系一铁电层。
3.如权利要求1所述之集成电路(IC)，其中，该第一电容器之该下电极系为与一第三内存单元之一第三电容器共享之一共享电极，且其中，该第二电容器之该下电极系为与一第四内存单元之一第四电容器共享之一共享电极。
4.如权利要求3所述之集成电路(IC)，其中，该第三晶体管系具有第一及第二扩散区域，其中，该第三晶体管之该第一扩散区域系为与该第一晶体管之该第一扩散区域共享之一共享扩散区域，且其中，该第四晶体管系具有第一及第二扩散区域，其中，该第四晶体管之该第一扩散区域系为与该第二晶体管之该第一扩散区域共享之一共享扩散区域。
5.如权利要求2所述之集成电路(IC)，其中，该第一电容器之该下电极系为与一第三内存单元之一第三电容器共享之一共享电极，且其中，该第二电容器之该下电极系为与一第四内存单元之一第四电容器共享之一共享电极。
6.如权利要求5所述之集成电路(IC)，其中，该第三晶体管系具有第一及第二扩散区域，其中，该第三晶体管之该第一扩散区域系为与该第一晶体管之该第一扩散区域共享之一共享扩散区域，且其中，该第四晶体管系具有第一及第二扩散区域，其中，该第四晶体管之该第一扩散区域系为与该第二晶体管之该第一扩散区域共享之一共享扩散区域。
7.如权利要求1所述之集成电路(IC)，其中，该等第一及第二电容器之该等下电极系经由一第二接触，而耦接至该等第一及第二晶体管之个别第一扩散区域。
8.如权利要求7所述之集成电路(IC)，其中，该第一接触系低于该第二接触。
9.如权利要求7所述之集成电路(IC)，其中，该第一电容器之该下电极系为与一第三内存单元之一第三电容器共享之一共享电极，且其中，该第二电容器之该下电极系为与一第四内存单元之一第四电容器共享之一共享电极。
10.如权利要求9所述之集成电路(IC)，其中，该第三晶体管系具有第一及第二扩散区域，其中，该第三晶体管之该第一扩散区域系与该第一晶体管之该第一扩散区域共享之一共享扩散区域，且其中，该第四晶体管系具有第一及第二扩散区域，其中，该第四晶体管之该第一扩散区域系为与该第二晶体管之该第一扩散区域共享之一共享扩散区域。
11.如权利要求8所述之集成电路(IC)，其中，该第一电容器之该下电极系为与一第三内存单元之一第三电容器共享之一共享电极，且其中，该第二电容器之该下电极系为与一第四内存单元之一第四电容器共享之一共享电极。
12.如权利要求11所述之集成电路(IC)，其中，该第三晶体管系具有第一及第二扩散区域，其中，该第三晶体管之该第一扩散区域系为与该第一晶体管之该第一扩散区域共享之一共享扩散区域，且其中，该第四晶体管系具有第一及第二扩散区域，其中，该第四晶体管之该第一扩散区域系为与该第二晶体管之该第一扩散区域共享之一共享扩散区域。
13.如权利要求1所述之集成电路(IC)，其中，该等间隙系包括一介电材料。
14.如权利要求13所述之集成电路(IC)，其中，该介电材料系禁止氢之扩散。
15.如权利要求13所述之集成电路(IC)，其中，该等间隙系包括氧化铝。
16.如权利要求13所述之集成电路(IC)，其中，该导电带系包括选自下列群组之一材料，其包括多晶硅、铝、钛、氮化钛、钨、铂铜、其合金、或其组合。
17.如权利要求16所述之集成电路(IC)，其中，该导电带系包括复数导电层组成之一堆栈。
18.如权利要求14所述之集成电路(IC)，其中，该导电带系包括选自下列群组之一材料，其包括多晶硅、铝、钛、氮化钛、钨、铂铜、其合金、或其组合。
19.如权利要求14所述之集成电路(IC)，其中，该导电带系包括复数导电层组成之一堆栈。
20.如权利要求15所述之集成电路(IC)，其中，该导电带系包括选自下列群组之一材料，其包括多晶硅、铝、钛、氮化钛、钨、铂铜、其合金、或其组合。
21.如权利要求15所述之集成电路(IC)，其中，该导电带系包括复数导电层组成之一堆栈。
全文摘要
一种集成电路(IC)，其具有利用串连方式排列之内存单元。上电容器电极及有源区域间之上区域互连系利用一导电带达到，一导电带之使用系可以消除额外金属层之需要，进而降低其制造成本。另外，侧壁间隙系用以隔离导电带及电容器之不同层。间隙之使用系可以有利于导电带之自我校准。
文档编号H01L21/70GK1659661SQ03812889
公开日2005年8月24日 申请日期2003年6月4日 优先权日2002年6月4日
发明者M·贾科布, U·维尔豪森 申请人:因芬尼昂技术股份公司