专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，特别是涉及包含用于记录数据的存储单元的半导体存储装置。
背景技术：
以往，包含用于存储数据的存储单元的半导体存储装置是众所周知的。这样的半导体存储装置，例如，在特开平6-349267号公报中公开。
在所述特开平6-349267号公报中，公开了具有分级位线结构的半导体存储装置(DRAM)，其具备沿所定方向延伸配置的多根字线、与多根字线交叉配置的多根主位线、通过转移栅极晶体管与主位线连接的副位线、含有配置于字线与位线交叉的位置上的多个DRAM(动态随机存取存储器)单元的存储单元阵列区域。在该专利文献1公开的具有分级位线结构的DRAM中，转移栅极晶体管的栅极配线(栅电极)，沿字线的延长方向延伸配置。
另一方面，作为近几年受关注的一种非易失性存储器，强电介质存储器是众所周知的。这种强电介质存储器，是将强电介质的极化方向导致的仿真性电容变化作为存储器元件来利用的存储器。这种强电介质存储器，在原理上，由于能以高速且低电压改写数据，因此，作为兼具所谓高速、低电压之DRAM的优点，以及所谓非易失性闪存之优点的理想存储器而备受瞩目。另外，作为该强电介质存储器的一种，单纯矩阵式(交叉点式)的强电介质存储器是众所周知的。单纯矩阵式的强电解质存储器的存储单元，是由向互相交叉的方向延伸而形成的字线及位线，和配置在字线及位线之间强电介质膜形成的强电介质电容器而构成的。在这种单纯矩阵式的强电介质存储器中，由于仅由强电介质电容器构成存储单元，不存在选择晶体管，故可以比以往的DRAM提高集成度。
图9中示出在所述单纯矩阵式的强电解质存储器中，适用了与所述特开平6-349267号公报所公开的DRAM的分级位线结构相同的结构。参照图9，这种采用了单纯矩阵式的强电介质存储单元的半导体存储装置，具有子阵列区域(存储单元阵列区域)101a，以及与子阵列区域101a邻接设置的转移栅极晶体管104。另外，多根字线WL、多根总位线GBL以及局部位线LBL互相交叉地配置。
另外，子阵列区域101a备有多个强电解质存储单元103。强电介质存储单元103分别设置在多根字线WL和局部位线LBL交叉的位置上。该强电介质存储单元103，由字线WL、局部位线LBL、配置在字线WL以及局部位线LBL之间的强电解质膜(未图示)组成的强电介质电容器构成。此外，转移栅极晶体管104，由n沟道晶体管NT101或NT102构成。转移栅极晶体管104的n沟道晶体管NT101，由源极/漏极区域105a及105b和栅极配线GL102构成。另外，n沟道晶体管NT102，由源极/漏极区域106a及106b和栅极配线GL103构成。再有，n沟道晶体管NT101的源极/漏极区域105a与105b以及栅极配线GL102和n沟道晶体管NT102的源极/漏极区域106a与106b以及栅极配线GL103，沿字线WL的延长方向延伸配置。
另外，在局部位线LBL在图9中的连接点109上连接n沟道晶体管NT101的源极/漏极区域105a的同时，总位线GBL在图9中的连接点113上与n沟道晶体管NT101的源极/漏极区域105b连接。由此，在局部位线LBL与源极/漏极区域105a平面性重叠的区域中，局部位线LBL与源极/漏极区域105a处于同一电位，同时，在总位线GBL与源极/漏极区域105b平面性重叠的区域中，总位线GBL与源极/漏极区域105b成为同一电位。还有，在局部位线LBL在图9中的连接点111上与n沟道晶体管NT102的源极/漏极区域106a连接的同时，总位线GBL在图9中的连接点114上与n沟道晶体管NT102的源极/漏极区域106b连接。由此，在局部位线LBL与源极/漏极区域106a平面性重叠的区域中，局部位线LBL与源极/漏极区域106a成为同一电位，同时，在总位线GBL与源极/漏极区域106b平面性重叠的区域中，总位线GBL与源极/漏极区域106b成为同一电位。
然而，在图9所示的现有单纯矩阵式的强电介质存储器中，因为转移栅极晶体管104配置在子阵列区域101a的外侧，故存在需要子阵列区域101a与转移栅极晶体管104两份的平面布置面积的问题。由此，因为难于降低平面布置面积，故产生难以使半导体存储装置小型化的问题。
另外，在图9所示的现有单纯矩阵式的强电介质存储器中，由于n沟道晶体管NT101及NT102的源极/漏极区域105a、105b、106a及106b，沿与局部位线LBL及总位线GBL正交的方向延伸配置，故是n沟道晶体管NT101及NT102的源极/漏极区域105a、105b、106a及106b与局部位线LBL及总位线GBL重叠的区域，且同一电位区域(作为局部位线LBL及总位线GBL的寄生电容没有贡献的区域)的面积小。因此，由于难以扩大对局部位线LBL及总位线GBL的寄生电容没有贡献的区域，故存在难以缩小局部位线LBL及总位线GBL的寄生电容的问题。
发明内容
本发明为了解决所述课题，其目的在于提供一种能够小型化的半导体存储装置。
为了达到所述目的，本发明的第一方面的半导体存储装置，其中备有互相交叉配置的字线及位线；含有与字线及位线连接的多个存储单元的存储单元阵列区域；和配置在存储单元阵列区域下方的转移栅极晶体管。
在该第一方面的半导体存储装置中，由于通过将转移栅极晶体管配置在存储单元阵列区域的下方，而可以减小平面布置面积，故可以使半导体存储装置小型化。
在所述第一方面的半导体存储装置中，优选位线配置为跨越转移栅极晶体管的杂质区域纵向的至少一部分区域，且与杂质区域平面性重叠，位线与转移栅极晶体管的杂质区域平面性重叠的区域，与转移栅极晶体管的杂质区域实质上处在同一电位。根据这样的构成，由于作为对位线的寄生电容无贡献的区域的位线与转移栅极晶体管的杂质区域平面性重叠，且可以扩大具有相同电位的区域的面积，故可以容易地缩小位线的寄生电容。而且，优选配置为跨越转移栅极晶体管的杂质区域纵向的整个区域，并与杂质区域平面性重叠。
在所述第一方面的半导体存储装置中，优选转移栅极晶体管的栅电极部分配置为沿位线的延长方向延伸。根据这样的构成，如果将沿位线的延长方向延伸的多个栅电极部分连接到沿字线的延长方向延伸的栅极配线上，可以在多个栅电极部分共有栅极配线。由此，可以抑制栅极配线的数量增多，所以该部分可以降低半导体存储装置的驱动电流。
在这种情况下，优选设置多个转移栅极晶体管，还具备在与多个转移栅极晶体管的栅电极部分连接的同时，沿字线的延长方向延伸的栅极配线。根据这样的构成，由于可以容易地在多个栅电极部分共有栅极配线，故可以容易地抑制栅极配线的数量增多。
在所述第一方面的半导体存储装置中，优选转移栅极晶体管的杂质区域沿位线的延长方向延伸配置。根据这样的构成，由于可以将转移栅极晶体管的栅电极部分配置为沿位线的延长方向延伸，故在设置沿字线的延长方向延伸的栅极配线的同时，如果在栅极配线上连接多个电栅电极部分，则可以抑制栅极配线数量的增多。
在所述第一方面的半导体存储装置中，优选转移栅极晶体管包括n沟道晶体管及p沟道晶体管，转移栅极晶体管的n沟道晶体管及p沟道晶体管的至少一方，沿位线的延长方向延伸配置。根据这样的构成，由于构成转移栅极晶体管的n沟道晶体管及p沟道晶体管的至少一方的多个栅电极部分可以与沿字线延长方向延伸的栅极配线连接，故可以抑制栅极配线数量的增多。由此，可以降低半导体存储装置的驱动电流。
在这种情况下，优选还具备连接n沟道晶体管的杂质区域、p沟道晶体管的杂质区域以及位线的追加配线。根据这样的构成，可以容易地利用追加配线构成由n沟道晶体管及p沟道晶体管构成的转移栅极晶体管的同时，将n沟道晶体管及p沟道晶体管的杂质区域与位线连接。
在含有所述追加配线的构成中，优选追加配线在位于存储单元阵列区域最外侧的字线的更外侧的位置上与位线连接。根据这样的构成，由于即使在追加配线与位线之间介入字线，也可以不受字线的阻碍而将追加配线与位线连接，故可以容易地将追加配线与位线连接。
在所述第一方面的半导体存储装置中，优选存储单元阵列区域包含多个子阵列区域，位线包括主位线、和通过转移栅极晶体管与主位线连接，并配置在多个子阵列区域内的副位线。根据这样的构成，由于通过控制转移栅极晶体管的接通状态及断开状态，而可以容易地在所定的子阵列区域的存储单元中，通过副位线及主位线有选择地进行信号的输入输出，故可以容易地实现分级位线结构。
在所述第一方面的半导体存储装置中，优选存储单元在字线与位线交叉的位置上，包括配置于字线与位线之间的强电介质膜。根据这样的构成，在单纯矩阵式的强电介质存储器中，可以实现小型化或位线寄生电容的降低等。
本发明的第二方面的半导体存储装置，其中备有互相交叉配置的字线及位线；包括与字线极位线连接的多个存储单元的存储单元阵列区域；以及具有杂质区域的外部电路晶体管。另外，位线配置为跨越外部电路晶体管的杂质区域的纵向的至少一部分区域，并与杂质区域平面性重叠，位线与外部电路晶体管的杂质区域平面性重叠的区域，和外部电路晶体管的杂质区域实质上具有相同的电位。
在第二方面的半导体存储装置中，如上所述，通过构成为位线以跨越外部电路晶体管的杂质区域的纵向的至少一部分区域，并与杂质区域平面性重叠的方式配置，同时，位线与外部电路晶体管的杂质区域平面性重叠的区域，和外部电路晶体管的杂质区域实质上具有相同的电位，从而可以扩大作为对位线的寄生电容没有贡献的区域的位线与外部电路晶体管的杂质区域平面性重叠、且具有相同电位的区域的面积，故可以缩小位线的寄生电容。另外，在这种情况下，优选位线以跨越外部电路晶体管的杂质区域纵向的整个区域，并与杂质区域平面性重叠的方式进行配置。
在所述第二方面的半导体存储装置中，优选外部电路晶体管配置在存储单元阵列区域的下方。根据这样的构成，由于可以缩小平面布置面积，故可以使半导体存储装置小型化。
在所述第二方面的半导体存储装置中，也可以将外部电路晶体管配置在存储单元阵列区域的外侧。
在所述第二方面的半导体存储装置中，优选外部电路晶体管的栅电极部分沿位线的延长方向延伸配置。根据这样的构成，如果将沿位线的延长方向延伸的多个栅电极部分与沿字线的延长方向延伸的栅极配线连接，则可以在多个栅电极部分共有栅极配线。由此，因为可以抑制栅极配线的数量增多，故可以降低半导体存储装置的这部分的驱动电流。
在这种情况下，优选设置多个外部电路晶体管，还具备连接多个外部电路晶体管的栅电极部分的同时，沿字线的延长方向延伸的栅极配线。根据这样的构成，因为容易在多个栅电极部分共有栅极配线，故可以容易地抑制栅极配线数量的增多。
在所述第二方面的半导体存储装置中，优选外部电路晶体管的杂质区域沿位线的延长方向延伸配置。根据这样的构成，由于可以将转移栅极晶体管的栅电极部分配置为沿位线的延长方向延伸，故在设置沿字线的延长方向延伸的栅极配线的同时，如果将多个栅电极部分连接在该栅极配线上，则可以抑制栅极配线数量的增多。
在所述第二方面的半导体存储装置中，优选外部电路晶体管包含n沟道晶体管及p沟道晶体管，外部电路晶体管的n沟道晶体管及p沟道晶体管的至少一方，沿位线的延长方向延伸配置。根据这样的构成，由于可以将构成外部电路晶体管的n沟道晶体管及p沟道晶体管的至少一方的多个栅电极部分连接在沿字线的延长方向延伸的栅极配线上，故可以抑制栅极配线数量的增多。由此，可以降低半导体存储装置的驱动电流。
这种情况下，优选还具备连接n沟道晶体管的杂质区域、p沟道晶体管的杂质区域以及位线的追加配线。根据这样的构成，可以易于利用追加配线构成由n沟道晶体管及p沟道晶体管构成的外部电路晶体管，同时，连接n沟道晶体管及p沟道晶体管的杂质区域与位线。
在含有所述追加配线的构成中，优选追加配线在位于存储单元阵列区域最外侧的字线更外侧的位置上与位线连接。根据这样的构成，由于即使在追加配线与位线之间介入字线，也可以不受字线的阻碍而将追加配线与位线连接，故可以容易地将追加配线连接在位线上。
在所述第二方面的半导体存储装置中，优选存储单元阵列区域包含多个子阵列区域，位线包含主位线和配置于多个子阵列区域内的副位线，外部电路晶体管包含介于主位线与副位线之间的转移栅极晶体管。根据这样的构成，由于通过控制转移栅极晶体管的接通状态及断开状态，而可以容易地在所定的子阵列区域的存储单元中，通过主位线及副位线有选择地进行信号的输入输出，故可以容易地实现分级位线结构。
在所述第二方面的半导体存储装置中，优选存储单元，在字线及位线交叉的位置上，包含配置于字线与位线之间的强电介质膜。根据这样的构成，在单纯矩阵式的强电介质存储器中，可以实现小型化或位线的寄生电容的降低等。
图1是本发明的第1实施方式的采用强电介质存储单元的半导体存储装置(强电介质存储器)的电路图。
图2是图1所示的第1实施方式的半导体存储装置的平面布置图。
图3是图2所示的根据第1实施方式的半导体存储装置的存储单元阵列区域部分的平面布置图。
图4是图2所示的第1实施方式的半导体存储装置的转移栅极晶体管部分的平面布置图。
图5是本发明的第2实施方式的采用强电介质存储单元的半导体存储装置的平面布置图。
图6是本发明的第3实施方式的采用强电介质存储单元的半导体存储装置的平面布置图。
图7是本发明的第4实施方式的采用强电介质存储单元的半导体存储装置的平面布置图。
图8是本发明的第5实施方式的采用强电介质存储单元的半导体存储装置的平面布置图。
图9是表示在单纯矩阵方式的强电介质存储器中，适用了与现有的DRAM的分级位线结构相同的结构的平面布置图。
具体实施例方式
下面，根据附图对本发明的实施方式进行说明。
(第1实施方式)首先，参照图1～图4，对本发明的第1实施方式的半导体存储装置(强电介质存储器)50的构成进行说明。
本发明的实施方式1的半导体存储装置(强电介质存储器)50，如图1所示，备有由多个子阵列区域1a构成的存储单元阵列区域1。而且，在图1中，为了简化附图，只示出2个子阵列区域1a。另外，半导体存储装置50，备有互相交叉配置的多根字线WL、多根总位线GBL以及局部位线LBL。此外，总位线GBL是本发明的「主位线」的一例。另外，局部位线LBL是本发明的「副位线」的一例。再有，总位线GBL与用来放大信号的读出放大器2连接。此外，在字线WL与局部位线LBL的交叉位置上，分别设有1个由强电介质电容器构成的强电介质存储单元3。该强电介质存储单元3，由字线WL、局部位线LBL以及配置在字线WL与局部位线LBL之间的强电介质膜(图中未示出)构成的强电介质电容器组成。而且，该强电介质存储单元3，是本发明的「存储单元」的一例。
在这里，在第1实施方式中，如图1所示，在总位线GBL与局部位线LBL之间介有转移栅极晶体管4。而且，该转移栅极晶体管4是本发明的「外部电路晶体管」的一例。该转移栅极晶体管4，由1组p沟道晶体管PT及n沟道晶体管NT组成的CMOS(互补金属氧化物半导体)晶体管构成。另外，在转移栅极晶体管4的p沟道晶体管PT的栅极上连接倒相器电路4a的输出侧的同时，连接有栅极配线GL1。此外，在倒相器电路4a的输入侧及转移栅极晶体管4的n沟道晶体管NT的栅极上连接有栅极配线GL2。进而，在子阵列区域1a中，如图2及图3所示，在多根总位线GBL之间配置着局部位线LBL。另外，在1个子阵列区域1a中，包括4根局部位线LBL，同时配置有4根字线WL。还有，1个子阵列区域1a包括16个强电介质存储单元3。
另外，在第1实施方式中，如图2所示，转移栅极晶体管4配置在存储单元阵列区域1的下方。此外，转移栅极晶体管4的p沟道晶体管PT及n沟道晶体管NT，沿总位线GBL及局部位线LBL的延长方向延伸配置。再有，如图4所示，转移栅极晶体管4的p沟道晶体管PT，由一对源极/漏极区域5a及5b与栅电极部分GT1构成，n沟道晶体管NT由一对源极/漏极区域6a及6b与栅电极部分GT2构成。而且，源极/漏极区域5a及5b与6a及6b，是本发明的「杂质区域」的一例。另外，p沟道晶体管PT的源极/漏极区域5a、5b及栅电极部分GT1、n沟道晶体管NT的源极/漏极区域6a、6b及栅电极部分GT2，如图2所示，沿总位线GBL及局部位线LBL的延长方向延伸配置。再有，多个p沟道晶体管PT的栅电极部分GT1连接在沿字线WL延长方向延伸的1根栅极配线GL1上。还有，多个n沟道晶体管NT的栅电极部分GT2，连接在沿字线WL的延长方向延伸的1根栅极配线GL2上。另外，栅极配线GL1及GL2与栅电极部分GT1及GT2由聚硅等形成。
此外，在p沟道晶体管PT及n沟道晶体管NT的源极/漏极区域5a及5b与6a及6b的上方，如图4所示，2根追加配线11及12，以沿总位线GBL及局部位线LBL的延长方向延伸的方式配置着。追加配线11，在连接点21上，与p沟道晶体管PT的源极/漏极区域5a连接的同时，在连接点22上，与n沟道晶体管NT的源极/漏极区域6a连接。另外，追加配线12，在连接点23上，与p沟道晶体管PT的源极/漏极区域5b连接的同时，在连接点24上，与n沟道晶体管NT的源极/漏极区域6b连接。进而，追加配线12，如图2及图3所示，在位于子阵列区域1a最外侧的字线WL的更外侧的连接点25上，连接着总位线GBL。
在这里，在实施方式1中，如图2所示，跨越p沟道晶体管PT的源极/漏极区域5a的纵向的整个区域，局部位线LBL与p沟道晶体管PT的源极/漏极区域5a平面性重叠地配置。另外，局部位线LBL通过接触孔(图中未示出)，与位于下方的p沟道晶体管PT的源极/漏极区域5a连接。由此，局部位线LBL与p沟道晶体管PT的源极/漏极区域5a平面性重叠的区域，成为与p沟道晶体管PT的源极/漏极区域5a相同电位。而且，局部位线LBL及p沟道晶体管PT的源极/漏极区域5a不相互重叠的各个区域，也成为与局部位线LBL及p沟道晶体管PT的源极/漏极区域5a相互重叠的区域相同的电位。另外，跨越n沟道晶体管NT的源极/漏极区域6a的纵向的整个区域，局部位线LBL重叠配置。该局部位线LBL通过接触孔(图中未示出)，与位于下方的n沟道晶体管NT的源极/漏极区域6a连接。由此，局部位线LBL与n沟道晶体管NT的源极/漏极区域6a重叠的区域，成为与n沟道晶体管NT的源极/漏极区域6a相同的电位。而且，局部位线LBL及p沟道晶体管PT的源极/漏极区域6a不相互重叠的各个区域，也成为与局部位线LBI及p沟道晶体管PT的源极/漏极区域6a相互重叠的区域相同的电位。
下面，参照图1，对本发明的第1实施方式的半导体存储装置(强电介质存储器)50的读出动作进行说明。在第1实施方式的半导体存储装置50中，首先，通过从外部输入所定的行地址选择信号，从而对应于输入的行地址选择信号的子阵列区域1a的转移栅极晶体管4(p沟道晶体管PT及n沟道晶体管NT)成为接通状态。另一方面，非选择的转移栅极晶体管4保持断开状态。而且，将所选择的总位线GBL及局部位线LBL预充电为0V的同时，升压所选择的字线WL。由此，从连接在升压的字线WL上的强电介质存储单元3，向局部位线LBL输出与强电介质存储单元3内记录的数据「0」或「1」对应的电压的同时，通过接通状态的转移栅极晶体管4从局部位线LBL传送到总位线GBL。而且，将传送到总位线GBL的与强电介质存储单元3的数据「0」或「1」对应的电压，从总位线GBL输入到读出放大器2。之后，通过在适当的时间激活读出放大器2，而使输入到读出放大器2的电压放大。由此，放大了的与强电介质存储单元3数据「0」或「1」对应的电压，从读出放大器2向外部输出，进行数据的读出。
在第1实施方式中，如上所述，由于通过将转移栅极晶体管4配置在存储单元阵列区域1的下方，从而可以缩小平面布置面积，故可以使半导体存储装置50小型化。
另外，在第1实施方式中，通过构成为在以跨越沿转移栅极晶体管4的p沟道晶体管PT的源极/漏极区域5a及n沟道晶体管NT的源极/漏极区域6a的纵向的整个区域，并与源极/漏极区域5a及6a平面重叠的方式配置局部位线LBL的同时，局部位线LBL与转移栅极晶体管4的源极/漏极区域5a及6a平面重叠的区域，具有与转移栅极晶体管4的源极/漏极区域5a及6a相同的电位，从而可以扩大作为对局部位线LBL的寄生电容没有贡献的区域的局部位线LBL与转移栅极晶体管4的源极/漏极区域5a及6a平面重叠，且具有同一电位的区域的面积，故可以缩小局部位线LBL的寄生电容。
此外，在第1实施方式中，由于通过将转移栅极晶体管4的栅电极部分GT1与GT2配置为沿局部位线LBL及总位线GBL的延长方向延伸，从而可以将沿局部位线LBL及总位线GBL的延长方向延伸的多个栅电极部分GT1及GT2与沿字线WL的延长方向延伸的栅极配线GL1及GL2连接，故可以容易地在多个栅电极部分GT1及GT2共有栅极配线GL1及GL2。由此，由于可以抑制栅极配线的数量增多，故可以降低该部分的半导体存储装置50的驱动电流。
(第2实施方式)参照图5，对第2实施方式的半导体存储装置(强电介质存储器)60的构成进行说明。在该第2实施方式中，与所述第1实施方式不同，转移栅极晶体管4配置在子阵列区域1a的外侧。另外，局部位线LBL一方的端部，在与转移栅极晶体管4的p沟道晶体管PT的源极/漏极区域5a平面重叠地配置的同时，在源极/漏极区域5a的连接点26上，通过接触孔(图中未示出)连接。由此，局部位线LBL与转移栅极晶体管4的p沟道晶体管PT的源极/漏极区域5a平面重叠的区域，具有与p沟道晶体管PT的源极/漏极区域5a相同电位。而且，局部位线LBL及转移栅极晶体管4的p沟道晶体管PT的源极/漏极区域5a不相互重叠的各个区域，也成为与局部位线LBL及p沟道晶体管PT的源极/漏极区域5a相互重叠的区域相同的电位。另外，追加配线12，在连接点23中，在与p沟道晶体管PT的源极/漏极区域5b连接的同时，在连接点24中，与n沟道晶体管NT的源极/漏极区域6b连接。另外，追加配线12，在转移栅极晶体管4的p沟道晶体管PT及n沟道晶体管NT之间设于对应位置上的连接点27中，与总位线GBL连接。该第2实施方式的半导体存储装置60的除此之外的构成及动作，与所述第1实施方式的半导体存储装置50相同。
在第2实施方式的半导体存储装置60中，如上所述，由于通过将转移栅极晶体管4的p沟道晶体管PT及n沟道晶体管NT的栅电极部分GT1及GT2，沿总位线GBL及局部位线LBL的延长方向延伸配置，而使沿总位线GBL及局部位线LBL的延长方向延伸的栅电极部分GT1及GT2可以与沿字线WL的延长方向延伸的栅极配线GL1及GL2连接，故可以以多个栅电极部分GT1及GT2共有栅极配线GL1及GL2。由此，由于可以抑制栅极配线数量的增多，故与所述第1实施方式的半导体存储装置50相同，可以降低半导体存储装置60的驱动电流。
(实施方式3)在该第3实施方式的半导体存储装置(强电介质存储器)70中，如图6所示，追加配线11及12，分别在位于子阵列区域1a最外侧的字线WL更外侧的位置上与总位线GBL及局部位线LBL连接。具体来说，在将追加配线11延长到与栅极配线GL1邻接的字线WL外侧的同时，将延长的追加配线11在连接点28上，与总位线GBL连接。另一方面，在将追加配线12延长到栅极配线GL2邻接的字线WL外侧的同时，将延长的追加配线12在连接点29上，与局部位线LBL连接。另外，在第3实施方式中，由p沟道晶体管PT及n沟道晶体管NT构成的转移栅极晶体管4配置在子阵列区域1a的下方。该第3实施方式的半导体存储装置70的除此之外的构成及动作，与所述第1实施方式的半导体存储装置50相同。
在第3实施方式的半导体存储装置70中，通过将转移栅极晶体管4配置在子阵列区域1a的下方，从而可以得到与使半导体存储装置小型化等所述第1实施方式同样的效果。
(实施方式4)在该第4实施方式的半导体存储装置(强电介质存储器)80中，如图7所示，构成转移栅极晶体管4b及4c的p沟道晶体管或n沟道晶体管的任何一个沿总位线GBL及局部位线LBL延伸配置。
具体来说，在该第4实施方式中，在由p沟道晶体管PT1及n沟道晶体管NT1组成的CMOS晶体管构成1个转移栅极晶体管4b的同时，由p沟道晶体管PT2及n沟道晶体管NT2组成的CMO5晶体管，构成其他的转移栅极晶体管4b。另外，在构成转移栅极晶体管4b的p沟道晶体管PT1及PT2沿总位线GBL及局部位线LBL的延长方向延伸配置的同时，n沟道晶体管NT1及NT2沿字线WL的延长方向延伸配置。此外，n沟道晶体管NT1由源极/漏极区域7a及7b与栅极配线GL3构成的同时，n沟道晶体管NT2由源极/漏极区域8a及8b与栅极配线GL4构成。
再有，在将2根栅极配线GL3及GL4配置在字线WL的下方的同时，沿字线WL延长方向延伸配置。另外，n沟道晶体管NT1的源极/漏极区域7a及7b与n沟道晶体管NT2的源极/漏极区域8a及8b，沿字线WL及栅极配线GL3、GL4的延长方向延伸配置。而且，在图7中，虽然示出1个n沟道晶体管NT1及1个n沟道晶体管NT2，但在第4实施方式中，分别沿2根栅极配线GL3及GL4配置有多个n沟道晶体管NT1及n沟道晶体管NT2。
还有，追加配线11在连接点21上，连接p沟道晶体管PT1的源极/漏极区域5a的同时，在接连点30上，连接n沟道晶体管NT1的源极/漏极区域7a。另外，追加配线12在连接点23上，连接p沟道晶体管PT1的源极/漏极区域5b的同时，在连接点31上连接n沟道晶体管NT1的源极/漏极区域7b。再有，追加配线12，在与栅极配线GL1邻接的字线WL的外侧位置的连接点25上，与总位线GBL连接。此外，局部位线LBL通过接触孔(图中未示出)，与位于下方的n沟道晶体管NT1的源极/漏极区域7a连接。由此，局部位线LBL与n沟道晶体管NT1的源极/漏极区域7a平面重叠的区域，成为与n沟道晶体管NT1的源极/漏极区域7a相同的电位。而且，局部位线LBL及n沟道晶体管NT1的源极/漏极区域7a不相互重叠的各个区域，也成为与局部位线LBL及n沟道晶体管NT1的源极/漏极区域7a相互重叠的区域相同的电位。
另外，在由p沟道晶体管PT2及n沟道晶体管NT2构成的转移栅极晶体管4b中，在追加配线11连接p沟道晶体管PT2的源极/漏极区域5a和n沟道晶体管NT2的源极/漏极区域8a的同时，追加配线12连接p沟道晶体管PT2的源极/漏极区域5b和n沟道晶体管NT2的源极/漏极区域8b。此外，局部位线LBL通过接触孔(无图示)，与位于下方的n沟道晶体管NT2的源极/漏极区域8a连接。由此，局部位线LBL与n沟道晶体管NT2的源极/漏极区域8a平面重叠的区域，成为与n沟道晶体管NT2的源极/漏极区域8a相同电位。而且，局部位线LBL及n沟道晶体管NT2的源极/漏极区域8a不相互重叠的各个区域，也成为与局部位线LBL及n沟道晶体管NT2的源极/漏极区域8a互相重叠的区域相同的电位。由p沟道晶体管PT2及n沟道晶体管NT2构成的转移栅极晶体管4b的除此之外的构成，与所述由p沟道晶体管PT1及n沟道晶体管NT1构成的转移栅极晶体管4b相同。
另外，邻接于转移栅极晶体管4b，配置有多个转移栅极晶体管4c。该多个转移栅极晶体管4c，分别由p沟道晶体管PT1及n沟道晶体管NT1组成的CMOS晶体管和由p沟道晶体管PT2及n沟道晶体管NT2组成的CMOS晶体管构成。此外，在将构成转移栅极晶体管4c的n沟道晶体管NT1及NT2配置为沿局部位线LBL及总位线GBL的延长方向延伸的同时，沿字线WL的延长方向延伸配置p沟道晶体管PT1及PT2。进而，p沟道晶体管PT1，由源极/漏极区域10a及10b和栅极配线GL5构成。另外，p沟道晶体管PT2，由源极/漏极区域9a及9b与栅极配线GL6构成。再有，将2根栅极配线GL5及GL6配置在字线WL下方的同时，沿字线WL的延长方向延伸配置。此外，p沟道晶体管PT1的源极/漏极区域10a及10b和p沟道晶体管PT2的源极/漏极区域9a及9b，沿字线WL以及栅极配线GL5及GL6的延长方向延伸配置。另外，该第4实施方式的半导体存储装置80的除此之外的构成及动作，与所述第1实施方式的半导体存储装置50相同。
在第4实施方式的半导体存储装置80中，如上所述，由于通过将转移栅极晶体管4b的p沟道晶体管PT1及PT2和转移栅极晶体管4c的n沟道晶体管NT1及NT2配置为沿总位线GBL及局部位线LBL的延长方向延长配置，从而可以将沿总位线GBL及局部位线LBL的延长方向延伸的p沟道晶体管PT1及PT2的栅电极部分GT1和n沟道晶体管NT1及NT2的栅电极部分GT1，与沿分别对应设置的字线WL的延长方向延伸配置的栅极配线GL1连接，故可以容易地在多个栅电极部分GT1共有栅极配线GL1。由此，因为可以抑制栅极配线数量的增多，故可以降低半导体存储装置80的该部分的驱动电流。
第4实施方式的半导体存储装置80的除此之外的效果，与所述第1实施方式的半导体存储装置50相同。
(实施方式5)在该第5实施方式的半导体存储装置(强电介质存储器)90中，如图8所示，转移栅极晶体管4d的构成，相当于从所述第4实施方式的转移栅极晶体管4b中除去p沟道晶体管PT1及PT2的构成。即，该第5实施方式的半导体存储装置90的转移栅极晶体管4d由n沟道晶体管NT1或NT2的任一方构成。另外，在该第5实施方式中，在子阵列区域1a下方配置转移栅极晶体管4d的同时，构成转移栅极晶体管4d的n沟道晶体管NT1或NT2沿字线WL的延长方向延伸配置。另外，2根栅极配线GL3及GL4，分别配置在邻接的2根字线WL之间。该第5实施方式的半导体存储装置90的除此之外的构成及动作，与所述第1实施方式的半导体存储装置50相同。
在该第5实施方式的半导体存储装置90中，通过在阵列区域1a的下方配置由n沟道晶体管NT1或NT2构成的转移栅极晶体管4d，从而可以使半导体存储装置90小型化。
而且，本次公开的实施方式，应该认为在全所有方面都是示例而不是限制性的。本发明的范围并不是所述实施方式的说明，而是由本发明的技术方案揭示，还包括与本发明的技术方案均等的意义及范围内的所有变更。
例如，在所述第1～第5实施方式中，转移栅极晶体管由p沟道晶体管及n沟道晶体管构成的CMOS晶体管，或仅由n沟道晶体管构成，但本发明不局限于此，也可以仅由p沟道晶体管构成转移栅极晶体管。
另外，在所述实施方式中，栅电极部分及栅极配线由聚硅等材料形成，但本发明不局限于此，也可以是仅栅极配线由电阻值比聚硅还低的其他材料形成。由此，因为可以降低栅极配线的电阻值，故即使增加栅极配线的长度，也可以在栅极配线中抑制信号传输的延迟。
另外，在所述第3实施方式中，虽然转移栅极晶体管4配置在子阵列区域1a的下方，但本发明不局限于此，也可以将转移栅极晶体管4配置在子阵列区域1a的外侧。即使在这样构成的情况下，也由于通过将构成转移栅极晶体管4的p沟道晶体管PT及n沟道晶体管NT配置为沿总位线GBL及局部位线LBL的延长方向延伸，而使转移栅极晶体管4的栅电极部分GT1及GT2沿总位线GBL及局部位线LBL延长方向延伸配置，故可以将转移栅极晶体管4的栅电极部分GT1及GT2与沿字线WL的延长方向延伸的栅极配线GL1及GL2连接。由此，由于可以在多个栅电极部分共有栅极配线，故可以抑制栅极配线数量的增多。因此，可以降低半导体存储装置的驱动电流。另外，在这种情况下，如果也只有栅极配线由电阻值比聚硅还低的其他材料形成，如上所述，则可以抑制栅极配线中信号传输的延迟。
另外，在所述第1及第3～第5实施方式中，通过将连接在转移栅极晶体管的源极/漏极区域的追加配线，在位于子阵列区域最外侧的字线WL更外侧位置上，与总位线GBL连接，从而使总位线GBL与转移栅极晶体管的源极/漏极区域连接，但本发明不局限于此，也可以不通过追加配线，而直接连接总位线GBL与转移栅极晶体管的源极/漏极区域。特别是，在以稀疏的间距配置字线WL与局部位线LBL时，通过接触孔可以容易地连接总位线GBL与位于下方的转移栅极晶体管的源极/漏极区域。
此外，在所述实施方式中，虽然对将本发明适用于具有通过转移栅极晶体管连接总位线GBL及局部位线LBL的分级位线结构的半导体存储装置的例子进行了说明，但本发明不局限于此，本发明也可以适用于通过转移栅极晶体管连接具有总字线及局部字线的分级字线结构的半导体存储装置。这种情况下，可以得到与所述实施方式的具有分级位线结构的半导体存储装置同样的效果。
权利要求
1.一种半导体存储装置，其特征在于，具备相互交叉配置的字线及位线；包括与字线及位线连接的多个存储单元的存储单元阵列区域；和配置在存储单元阵列区域下方的转移栅极晶体管。
2.根据权利要求1所述的半导体存储装置，其中，所述位线配置为跨越所述转移栅极晶体管的杂质区域的纵向的至少一部分区域，并与所述杂质区域平面重叠，所述位线与所述转移栅极晶体管的杂质区域平面重叠的区域，具有与所述转移栅极晶体管的杂质区域实质上相同的电位。
3.根据权利要求2所述的半导体存储装置，其中，所述位线配置为跨越所述转移栅极晶体管的杂质区域的纵向的整个区域，并与所述杂质区域平面重叠。
4.根据权利要求1所述的半导体存储装置，其中，所述转移栅极晶体管的栅电极部分沿所述位线的延长方向延伸配置。
5.根据权利要求4所述的半导体存储装置，其中，设置多个所述转移栅极晶体管，还具备在与多个所述转移栅极晶体管的栅电极部分连接的同时，沿所述字线的延长方向延伸的栅极配线。
6.根据权利要求1所述的半导体存储装置，其中，所述转移栅极晶体管的杂质区域沿所述位线的延长方向延伸配置。
7.根据权利要求1所述的半导体存储装置，其中，所述转移栅极晶体管包含n沟道晶体管及p沟道晶体管，所述转移栅极晶体管的n沟道晶体管及p沟道晶体管的至少一方沿所述位线的延长方向延伸配置。
8.根据权利要求7所述的半导体存储装置，其中，还具备连接所述n沟道晶体管的杂质区域、所述p沟道晶体管的杂质区域以及所述位线的追加配线。
9.根据权利要求8所述的半导体存储装置，其中，所述追加配线，在位于所述存储单元阵列区域最外侧的所述字线更外侧的位置上，与所述位线连接。
10.根据权利要求1所述的半导体存储装置，其中，所述存储单元阵列区域包含多个子阵列区域，所述位线包含主位线；以及通过所述转移栅极晶体管，与所述主位线连接，并配置在所述多个子阵列区域上的副位线。
11.根据权利要求1所述的半导体存储装置，其中，所述存储单元，在所述字线与所述位线交叉的位置上，包含配置在所述字线及所述位线之间的强电介质膜。
12.一种半导体存储装置，其特征在于，具备相互交叉地配置的字线及位线；包含与所述字线及位线连接的多个存储单元的存储单元阵列区域；和具有杂质区域的外部电路晶体管，所述位线配置为跨越所述外部电路晶体管的杂质区域的纵向的至少一部分区域，并与所述杂质区域平面重叠，所述位线与所述外部电路晶体管的杂质区域平面重叠的区域，具有与所述外部电路晶体管的杂质区域实质上相同的电位。
13.根据权利要求12所述的半导体存储装置，其中，所述位线配置为跨越所述外部电路晶体管的杂质区域的纵向的整个区域，并与所述杂质区域平面重叠。
14.根据权利要求12所述的半导体存储装置，其中，所述外部电路晶体管配置在所述存储单元阵列区域的下方。
15.根据权利要求12所述的半导体存储装置，其中，所述外部电路晶体管配置在所述存储单元阵列区域的外侧。
16.根据权利要求12所述的半导体存储装置，其中，所述外部电路晶体管的栅电极部分沿所述位线的延长方向延伸配置。
17.根据权利要求16所述的半导体存储装置，其中，设置多个所述外部电路晶体管，还具备在与多个所述外部电路晶体管的栅电极部分连接的同时，沿所述字线的延长方向延伸的栅极配线。
18.根据权利要求12所述的半导体存储装置，其中，所述外部电路晶体管的杂质区域沿所述位线的延长方向延伸配置。
19.根据权利要求12所述的半导体存储装置，其中，所述外部电路晶体管包含n沟道晶体管及p沟道晶体管，所述外部电路晶体管的n沟道晶体管及p沟道晶体管的至少一方，沿所述位线的延长方向延伸配置。
20.根据权利要求19所述的半导体存储装置，其中，还包括连接所述n沟道晶体管的杂质区域、所述p沟道晶体管的杂质区域以及所述位线的追加配线。
21.根据权利要求20所述的半导体存储装置，其中，所述追加配线，在位于所述存储单元阵列区域最外侧的所述字线更外侧的位置上，与所述位线连接。
22.根据权利要求12所述的半导体存储装置，其中，所述存储单元阵列区域包含多个子阵列区域，所述位线包含主位线和配置在所述多个子阵列区域上的副位线，所述外部电路晶体管包含介于所述主位线与所述副位线之间的转移栅极晶体管。
23.根据权利要求12所述的半导体存储装置，其中，所述存储单元，在所述字线与所述位线的交叉位置上，包含配置在所述字线与所述位线之间的强电介质膜。
全文摘要
本发明提供一种能够小型化的半导体存储装置。该半导体存储装置具备互相交叉配置的字线及位线；包括与字线与位线连接的多个存储单元的存储单元阵列区域；以及配置在存储单元阵列区域下方的转移栅极晶体管。
文档编号H01L27/10GK1595528SQ20041006872
公开日2005年3月16日 申请日期2004年9月6日 优先权日2003年9月8日
发明者宫本英明, 境直史, 石塚良行 申请人:三洋电机株式会社