专利名称：用于在cmos集成电路中提供可调节漏电流的方法和结构的制作方法
技术领域：
本发明一般涉及到微电子器件，更确切地说是涉及到控制互补金属氧化物半导体(CMOS)集成电路中的漏电流。
背景技术：
当栅的性能就其控制电荷载流子在器件的源和漏之间的沟道中流动的能力而言下降时，就在晶体管中出现漏电流。于是，即使当晶体管被关断时，电荷载流子也继续流过沟道。实际上，待机晶体管消耗的大部分功率是这一漏电流引起的。
漏电流控制领域内的现有技术方法已经提议采用偏置到附属各个芯片阈值电压(Vt)的有源N阱和P阱，以便固定泄漏分布，从而改善受到总功率限制的成品率。但随着按比例缩小，阱偏置变得效果越来越小，因而已经提出了其它的一些方法，包括采用双栅CMOS，此双栅CMOS具有第二栅作为调节Vt的装置。不幸的是，由于一个栅降低了的驱动以及降低了的亚阈值关断性能要求比实际双栅情况更高的Vt，故双栅场效应晶体管(FET)在分裂栅模式中的使用显著地降低了其性能。
FinFET器件借助于组合几个栅而不是一个栅来协助控制电荷载流子在器件中的流动，已经被用来降低晶体管的漏电流。而且，解决此问题的一种方案是采用一种双栅结构，此双栅结构在沟道的一侧上具有n型栅并在另一侧上具有p型栅，其目的是恰当地达到是为开通晶体管所要求的必须栅电压的正确阈值电压电平。
不幸的是，在高性能集成电路中，主要由亚阈值沟道电流造成的泄漏功率已经变成几乎等于开关功率。实际上，泄漏功率随阈值电压Vt而变化，典型变化10倍以上，此变化使亚阈值电流变化。因此，仍然需要一种新颖的方法和结构来提供诸如CMOS器件之类的晶体管器件中的优异的可调节漏电流控制。
发明内容
考虑到上述情况，本发明的一个实施方案提供了一种场效应晶体管，它包含隔离层、位于隔离层上的源区、位于隔离层上的漏区、位于沟道区上的分叉的硅化物栅区、以及邻接栅区的栅氧化物层，其中，栅氧化物层包含碱金属离子，其中的碱金属离子包含铯和铷中的任何一个。根据本发明的一种情况，晶体管包含CMOS器件，此CMOS器件包含任何nFET结构和pFET结构，其中采用了约为每立方厘米3×1018的注入水平，其中，碱金属离子对nFET和pFET结构的nFET和pFET阈值电压进行调节，调节的量是为了与nFET和pFET结构所希望的截止电流匹配而要求的量。根据另一实施方案，本发明提供了一种CMOS器件，它包含衬底上的隔离层、位于隔离层上的抬高的源/漏区、排列在源区与漏区之间的至少一个鳍形结构、位于沟道区上的栅区、将栅区分割的硅层、以及邻接栅区的栅氧化物层，其中，栅氧化物层包含碱金属离子，其中的碱金属离子包含铯和铷中的任何一个。根据本发明的一种情况，此器件还包含将栅区分隔于源/漏区的隔垫。
本发明的另一实施方案提供了一种在双栅CMOS集成电路结构中调节nFET和pFET器件的阈值电压的方法，其中，此方法包含在双栅CMOS集成电路结构上执行PSP(后硅化物探测)电学测试、在PSP电学测试过程中确定nFET和pFET的阈值电压、以及用碱金属离子对双栅CMOS集成电路结构进行注入，其中，注入步骤对nFET和pFET的阈值电压进行调节，调节的量是为了与nFET和pFET器件所希望的截止电流匹配而要求的量。根据此方法，在执行步骤之前，此方法包含在隔离层上形成鳍形结构、在鳍形结构上形成源/漏区、将栅氧化物层淀积到源/漏区附近、以及在栅氧化物层和鳍形结构上形成栅区。此外，碱金属离子包含铯和铷中的任何一个。而且，在PSP测试过程中确定离子注入水平，其中的注入水平约为每立方厘米3×1018。
利用本发明提供的原理，可以以高于先前可获得的阈值电压精度来制造集成电路管芯。本发明提供的其它优点包括改进了的电路性能、降低了的泄漏功率、以及在降低了的电源电压下的工作。而且，由于对阈值电压的改进了的控制，故能够改善制造成品率，并能够制造要求阈值电压精确差别的电路。
当结合下列描述和附图来进行考虑时，将更好地理解本发明的这些和其它的情况。但应该理解的是，虽然下列描述指出了本发明的各个优选实施方案及其大量具体细节，但这是示例性的而非限制性的。在本发明的范围内可以作出许多改变和修正而不偏离本发明的构思，本发明包括所有这些修正。
参照附图，从下列详细描述中，可以更好地理解本发明，其中图1是根据本发明一个实施方案的CMOS器件在第一中间加工步骤中的示意图；图2是根据本发明一个实施方案的CMOS器件在第二中间加工步骤中的示意图；图3是根据本发明一个实施方案的CMOS器件在第三中间加工步骤中的示意图；图4是根据本发明一个实施方案的CMOS器件在第四中间加工步骤中的示意图；图5是根据本发明一个实施方案的CMOS器件在第五中间加工步骤中的示意图；图6是根据本发明一个实施方案的CMOS器件在第六中间加工步骤中的示意图；图7是根据本发明一个实施方案的CMOS器件在第七中间加工步骤中的示意图；
图8是根据本发明一个实施方案的完成了的CMOS器件的示意图；图9是根据本发明一个实施方案的图1-8的CMOS器件的俯视图；图10是根据本发明一个实施方案的图9的CMOS器件的侧视图；图11曲线示出了根据本发明一个实施方案的CMOS器件的电压结果；图12(a)流程图示出了本发明的第一优选方法；而图12(b)流程图示出了本发明的第二优选方法。
具体实施例方式
参照附图所示和下列描述详细所述的各个非限制性实施方案，来更充分地解释本发明及其各个零件和有利的细节。应该指出的是，附图所示的各个零件无须按比例绘制。为了不至于使本发明难以理解而省略了对众所周知的组成部分和加工技术的描述。此处所用的例子仅仅是为了便于理解本发明的实施方法以及使本技术领域熟练人员能够实施本发明。因此，这些例子不是用来限制本发明的范围。
如上所述，对于在诸如CMOS器件之类的晶体管器件中提供优异的可调节的漏电流控制的新颖方法和结构仍然存在着需求。为了说明这种需求，本发明的一个实施方案提供了一种以双栅模式(例如二个栅电极被彼此连接用作一个单个栅)在双栅FinFET器件(或其它双栅器件)中的铯注入，同时仍然实现了严格控制芯片泄漏变化的好处。下面参照附图，更确切地说是参照示出了本发明的优选实施方案的图1-12(b)。
在图1-8所示的各个一般相继的制造步骤中，示出了根据本发明的一种CMOS器件。如图1所示，SiO2/Si3N4硬掩模层40被相继淀积在绝缘体上硅(SOI)晶片22上。SOI晶片22包含衬底10和在优选实施方案中包含隔离层20的埋置的氧化物(BOX)层25以及硅层30，并用本技术领域熟练人员众所周知的典型方法(例如键合和回腐蚀SOI或用氧注入分离)制造。接着，如图2所示，用众所周知的腐蚀技术腐蚀部分硅层30和硬掩模层40，以便将硅层30和硬掩模层40构造成优选的鳍形结构，从而暴露部分下方隔离层20。
硅层30优选被构造成宽度约为10nm，厚度约为50nm，其中的厚度将最终决定晶体管的本体高度以及器件中的鳍高度。可以用任何一种众所周知的淀积技术，优选用化学气相淀积(CVD)，将氧化物/氮化物硬掩模层40淀积在硅层30上。
接着，如图3所示，掺磷的多晶硅/锗层50被淀积在器件上，具体地说是被淀积在硬掩模层40和暴露的隔离层20上。而且，多晶硅/锗层50与硅层30和硬掩模层40的侧面接触。然后，优选包含SiO2的氧化物层60被CVD淀积在多晶硅层50上，如图4所示。
在这些步骤之后，与器件的最终栅区一起构成源区和漏区。虽然在各个图中示出了抬高的源区和漏区，但本技术领域的熟练人员可以容易地理解的是，根据本发明也可以采用源区和漏区的其它构造。图形化的光刻掩模被淀积在氧化物层60上，并利用诸如电子束光刻之类的众所周知的腐蚀技术来形成通过氧化物层60和多晶硅/锗层50一直到氧化物/氮化物硬掩模层40的表面，并暴露氧化物/氮化物硬掩模层40的表面的窗口70。宽度约为100nm的这一窗口70，将源区与漏区72a、72b彼此分隔开。图5示出了这一点，其中，氧化物/氮化物硬掩模层40保护下方硅层30免受腐蚀工艺的影响。
接着，如图6所示，用CVD淀积方法，在窗口70内和沿氧化物层60和多晶硅层50的侧壁，形成优选包含SiO2/Si3N4的一对侧壁隔垫80。窗口70仍然将各个隔垫80彼此分隔开。而且，各个隔垫80被构造成从氧化物层60的顶部延伸到氧化物/氮化物硬掩模层40的顶部。
在完成这一步骤时，优选包含SiGe的栅区90被形成来填充窗口70并延伸在氧化物层60上，如图7所示。然后，如图8所示，在氧化物层60中开始离子注入。但此离子注入工艺被控制成将离子注入剂集中到下方各层中，例如栅氧化物层94(图9和10所示)、硅层30、以及多晶硅/锗层50中。用一种元素来进行这一在氧化物层60中导致正电荷的离子注入，此元素具有约为0.8eV的低电负性；小于大约5eV的离化势；以及小的氧化硅中的扩散系数，即在用来完成晶片加工的温度(大约500℃)下，扩散系数小于大约10-20cm2/s，而在使用温度(大约100℃)下，扩散系数小于大约10-25cm2/s。
而且，栅区90一般被定位在沟道区95上(图9和10示出了沟道区95)，但部分栅区90填充了各个隔垫80之间的间隙70。因此，铯离子被优选用于这一离化工艺，因为在后端在线(BEPL)工艺温度下，铯在二氧化硅中是不移动的。但也可以采用诸如铷之类的其它碱金属。根据本发明的优选实施方案，铯离子100以在整个栅氧化物层94(图9和10所示)中具有最大浓度的方式被注入。实际上，此注入可以出现在图8所示器件中的任何所希望的位置。但注入在栅氧化物层94中的铯离子提供了根据本发明的具有其优选功能的器件。
图9示出了FET的俯视图，为了便于理解而未示出氧化物/氮化物硬掩模层40或氧化物层60。此外，图9示出了优选包含与沟道区95一起邻接栅区90的氧化物材料的栅介质层94(以下称为栅氧化物(或栅氧化物层)94)，它们构成了将源区与漏区72a、72b彼此分隔开的各个隔垫80之间的FET器件上的区域。栅氧化物层94的形成优选在形成栅区90之前进行。如所示，铯离子100被示为注入在硅层30和多晶硅层50以及栅氧化物94中。
图10示出了图9的FET器件的侧视图。如所示，铯离子100被注入在FET器件的硅层30和多晶硅层50中以及栅氧化物94中。图10还示出了栅氧化物层94之间的沟道区95。
本发明的一种新颖情况是使用铯离子注入剂100的后硅化物电学测试，以便调节阈值电压Vt。因此，本发明将(对于所希望的应用)还稍许偏正的nFET和pFET阈值电压集中在PSP电学测试。确切地说，负责确定nFET和pFET的Vt(在完成硅化工艺时)的那些工艺被用来导致nFET和pFET结构的标称Vt，此标称Vt比完成BEOL工艺时的最终所希望的Vts(Vef)更为正。例如，若Vt的公差由dVt给定，则工艺被设计(例如借助于选择晕圈离子注入剂量和能量)来产生阈值电压Vtf+dVt。当给定的晶片被制造并在PSP中被测试时，特定的Vt数值被测量，并将在最终目标Vtf上具有某种特定的偏离Vtoff。然后，利用NCs＝2Cox×Vtoff/Qe对各种FET计算垂直于沟道表面的铯离子剂量，其中，Cox是栅电极到沟道单位面积的电容，Qe是单位电荷(约为1.6×10-19C)。实际被离子注入的离子剂量必须根据结构的几何形状进行调整。例如，当离子注入垂直于晶片表面且FinFET存在垂直于晶片的沟道时，则注入剂的剂量必须是鳍高度除以栅氧化物厚度的这一系数乘以计算得到的垂直剂量。
而且，分别用铯对n和p区进行的离子注入，被用来沿负的方向偏离阈值电压Vt，偏离的量是为了使nFET和pFET所希望的截止电流匹配所要求的量。根据PSP测试数据，对各个晶片计算此剂量。低温退火(300℃)将激活氧化物层60中的铯离子，而不会干扰CMOS工艺。依赖于所需调节的Vt量以及栅氧化物94的厚度，铯离子的注入浓度约为每立方厘米3×1018，优选为每立方厘米0-4×1018。这就一般完成了根据本发明实施方案的CMOS器件的前端工艺。随后的BEOL工艺涉及到在CMOS器件中形成金属接触(未示出)。典型的与热工艺有关的Vt公差可以是±50mV，对于厚度为1-3nm的栅氧化物厚度，依赖于待要补偿的Vtoff的准确数值，这能够要求约为每立方厘米3×1018的离子剂量，优选为每立方厘米0-4×1018的离子剂量。
图11分别示出了nFET和pFET的正和负阈值电压数值。作为一个例子，用菱形和三角形符号分别表示在PSP测试中对nFET和pFET侧得的数值280mV和-100mV。220mV和-190mV处的直线分别表示nFET和pFET的目标Vts。因此，为了将nFET和pFET的目标Vts分别调节-60mV和-90mV，就要求垂直于沟道表面的铯离子注入剂的剂量为每平方厘米2.5×1012和每平方厘米3.75×1012。由于如图10所示，离子注入典型地垂直于晶片表面而不垂直于沟道表面，故实际所用的剂量将增大一个倍数，此倍数由鳍的高度除以栅氧化物厚度给定。于是对于高度为50nm和Tox为2nm的鳍，为了调节nFET和pFET的Vts所要求的剂量将分别相当于大约每平方厘米6.25×1013和每平方厘米9.38×1013。此外，在本技术中也可以使用同平面FET，包括单栅和双栅结构。在同平面情况下，铯剂量可以被给定为纯(垂直于沟道表面)离子注入剂剂量。
根据本发明，PSP测试包含在源和漏之一形成之后或在源72a和漏72b上形成硅化物之后，使源72a、漏72b、栅90、以及本体(若不是SOI器件)(未示出)与电探针接触。在大约400℃下于氢气中典型地执行20分钟退火工艺，以便尽可能减少沟道区95中的表面态，是有利的。用诸如寻找获得特定的源电流时的栅偏压之类的任何标准技术来测量阈值电压。对于nFET，施加典型为50mV的漏-源电压(Vds)，栅电压被提高到源中电流约为300nA×W/L的水平(其中，W和L是被测试的FET的宽度和长度)，其中，栅电压的这一数值被定义为阈值电压。对于pFET，除了-50mV的Vds被典型地采用以及约为70nA×W/L的电流被用来定义Vt之外，其它的手续是相同的。
本发明还提供了采用上述技术来细调各种类型FET的Vt差别。例如，当特定高Vt的FET具有阈值电压例如70mV且高于标准Vt的FET的阈值电压时，特定的电路可以最好地执行其功能。为了确保获得此Vt偏离，这二种FET的PSP测试能够被用来确定FET类型的Vts差别以及为二种FET之一选择的铯离子剂量，以便大幅度裁剪Vt差别，即准确地裁减到本例子所要求的70mV。同样，利用相似的方法能够更准确地匹配pFET和nFET的泄漏，以尽可能减小给定电路速度下的管芯总泄漏。
图12(a)示出了在双栅CMOS集成电路结构中调节nFET和pFET的阈值电压的方法，其中，此方法包含200，即在双栅CMOS集成电路结构上执行PSP电学测试；202，即在PSP电学测试过程中确定nFET和pFET的阈值电压；以及204，即用碱金属离子100对双栅CMOS集成电路结构进行注入，其中的注入步骤对nFET和pFET的阈值电压进行调节，调节的量是使nFET和pFET器件所希望的截止电流匹配所要求的量。
如图12(b)所示，根据此方法，在执行200步骤之前，此方法包含210，即在隔离层20上形成鳍形结构30；212，即在鳍形结构30上形成源区72a和漏区72b；214，即在源区72a与漏区72b之间形成沟道区95；216，即淀积邻接源区72a和漏区72b的栅氧化物层94；以及218，即在栅氧化物层94和鳍形结构30上形成栅区90。此外，碱金属离子100包含铯和铷中的任何一个。而且，在PSP测试过程中确定离子注入水平，其中，采用了约为每立方厘米2×1018的离子注入浓度。
通常，本发明以双栅模式(例如二个栅电极被彼此连接并用作一个单个的栅)在双栅器件(或其它双栅器件)中提供了铯注入，同时仍然实现了严格控制芯片泄漏变化的好处。而且，虽然已经就双栅器件而言描述了本发明，但同样能够被应用于诸如三栅FET之类的多栅FET或诸如全耗尽SOI或其它同平面晶体管之类的单栅FET。利用本发明提供的原理，可以以比先前能够得到的更高的阈值电压精度来制造集成电路管芯。本发明提供的其它优点包括改进了的电路性能、降低了的泄漏功率、以及在降低了的电源电压下的工作。而且，由于对阈值电压的改进了的控制，故能够改善制造成品率，并能够制造要求阈值电压精确差别的电路。
具体实施方案的上述描述充分地显示了本发明的一般性质，致使其他人员能够利用目前的知识容易地对这些实施方案进行修正和/或将其用于各种应用而不偏离一般原理，因此，这些应用和修正应该被认为包括在所公开的各个实施方案的等效物的范围内。要理解的是，此处所用的术语是为了描述而不是为了限制。因此，虽然已经就优选实施方案而言描述了本发明，但本技术领域的熟练人员可以理解的是，以所附权利要求的构思与范围内的修正，能够实施本发明。
权利要求
1.一种场效应晶体管，它包含源区；漏区；设置在源区与漏区之间的沟道区；位于所述沟道区上的分叉的栅区；以及邻接所述栅区的栅氧化物层，所述栅氧化物层包含碱金属离子。
2.权利要求1的晶体管，还包含衬底；位于所述衬底上的隔离层；以及设置在源区与漏区之间的至少一个鳍形结构；其中，所述源区和漏区位于所述隔离层上。
3.权利要求1的晶体管，其中，所述碱金属离子包含铯和铷中的任一个。
4.权利要求1的晶体管，其中，所述晶体管包含互补金属氧化物半导体器件。
5.权利要求4的晶体管，其中，所述互补金属氧化物半导体器件包含nFET结构和pFET结构中的任一个。
6.权利要求5的晶体管，还包含对各个所述nFET结构和所述pFET结构的约为每立方厘米3×1018的离子注入水平。
7.权利要求1的晶体管，其中，所述栅区包含硅化物。
8.权利要求5的晶体管，其中，所述碱金属离子对nFET和pFET结构的阈值电压进行调节，调节的量是匹配所述nFET和pFET结构所希望的截止电流所要求的量。
9.一种(场效应晶体管)互补金属氧化物半导体器件，它包含抬高的源/漏区；设置在所述源/漏区之间的沟道区；位于所述沟道区上的栅区；分割所述栅区的硅层；以及邻接所述栅区的栅氧化物层，所述栅氧化物层包含碱金属离子。
10.权利要求9的器件，还包含衬底；位于所述衬底上的隔离层；以及设置在源区与漏区之间的至少一个鳍形结构；其中，所述源区和漏区位于所述隔离层上。
11.权利要求9的器件，其中，所述碱金属离子包含铯和铷中失行一个。
12.权利要求9的器件，还包含nFET区和pFET区中的任一个。
13.权利要求12的器件，它包含对各个所述nFET区和pFET区的约为每立方厘米3×1018的离子注入水平。
14.权利要求9的器件，还包含将所述栅区分隔于所述源/漏区的隔垫。
15.权利要求9的器件，其中，所述栅区包含硅化物。
16.权利要求12的器件，其中，所述碱金属离子对nFET和pFET区的阈值电压进行调节，调节的量是匹配所述nFET和pFET区所希望的截止电流所要求的量。
17.一种调节双栅互补金属氧化物半导体集成电路结构中的nFET和pFET的阈值电压的方法，所述方法包含在所述双栅互补金属氧化物半导体集成电路结构上执行PSP即后硅化物探测电学测试；在所述PSP电学测试过程中确定nFET和pFET的阈值电压；以及采用碱金属离子对所述双栅互补金属氧化物半导体集成电路结构进行注入。
18.权利要求17的方法，其中，所述注入对所述nFET和pFET的阈值电压进行调节，调节的量是匹配所述nFET和pFET器件所希望的截止电流所要求的量。
19.权利要求17的方法，其中，在所述执行PSP测试之前，所述方法包含在衬底上形成鳍形结构；在所述鳍形结构上形成源/漏区；在所述源/漏区之间形成沟道区；淀积邻接所述源/漏区的栅氧化物层；以及在所述栅氧化物层和所述鳍形结构上形成栅区。
20.权利要求19的方法，还包含在所述衬底上形成隔离层。
21.权利要求17的方法，其中，所述碱金属离子包含铯和铷中的任一个。
22.权利要求17的方法，其中，在所述PSP测试过程中确定所述nFET和pFET器件的离子注入水平。
23.权利要求17的方法，其中，各个所述nFET和pFET器件的离子注入水平约为每立方厘米3×1018。
全文摘要
一种用来调节双栅CMOS集成电路结构中的nFET和pFET的阈值电压的方法，其中，此方法包含在双栅CMOS集成电路结构上执行PSP(后硅化物探测)电学测试；在PSP电学测试过程中确定nFET和pFET的阈值电压；以及用碱金属离子对双栅CMOS集成电路结构进行注入，其中，注入步骤对nFET和pFET的阈值电压进行调节，调节的量是使nFET和pFET器件所希望的截止电流匹配所要求的量。根据此方法，在执行步骤之前，此方法包含在隔离层上形成鳍形结构；在鳍形结构上形成源/漏区；淀积邻接源/漏区的栅氧化物层；以及在栅氧化物层和鳍形结构上形成栅区。金属离子包含无论是铯和铷。
文档编号H01L29/49GK1707808SQ20051006876
公开日2005年12月14日 申请日期2005年5月12日 优先权日2004年6月11日
发明者布伦特·A.·安德森, 爱德华·J.·诺瓦克 申请人:国际商业机器公司