专利名称：具有凹入型控制栅电极的半导体存储器及其制造方法
技术领域：
本发明涉及一种半导体存储器及其制造方法，且更具体而言涉及具有凹入型控制栅电极的半导体存储器及其制造方法。
背景技术：
符合减小半导体产品的尺寸并提高操作速度的当前趋势，用于半导体产品的半导体存储器可以进一步被集成以获得高的操作速度。因此，引入了具有三维结构而不是常规平面型结构的半导体存储器。具有三维结构的半导体存储器可以具有延伸到半导体衬底内的凹入型控制栅电极。
具有三维结构的半导体存储器具有比具有平面型结构的半导体存储器宽的沟道区，并因此具有更快操作速度。然而，在具有三维结构的半导体存储器中，单元是按单元位操作而且占据大的面积。
因此，三维半导体存储器的进一步集成受到限制。此外，源区和漏区在具有三维结构的半导体存储器中仍占据宽的面积。尤其，即使在适合集成的NAND型半导体存储器中，源区和漏区交替设置从而占据更大的面积，这限制了集成度的增加。
发明内容
本发明提供了一种适合高操作速度和高集成度的半导体存储器。
本发明还提供了一种制造该半导体存储器的经济的方法。
根据本发明的一个方面，提供了包括半导体衬底的半导体存储器。控制栅电极凹入到该半导体衬底内，且存储节点层设置在控制栅电极侧壁与半导体衬底之间。隧穿绝缘层设置在存储节点层与半导体衬底之间，且阻挡绝缘层形成在存储节点层与控制栅电极之间。第一和第二沟道区在隧穿绝缘层下面的半导体衬底的表面周围形成，从而围绕该控制栅电极，并被一对相对的分隔绝缘层分开。
在此情形，控制栅电极可以具有圆柱、椭圆或多边形形状。而且，存储节点层、隧穿绝缘层和阻挡绝缘层沿控制栅电极的侧壁形成。
半导体存储器还包括设置在控制栅电极底部与半导体衬底之间且比隧穿绝缘层厚的掩埋绝缘层。
根据本发明的另一方面，提供了一种包括半导体衬底的半导体存储器。多个控制栅电极分别凹入到半导体衬底内，且多个存储节点层均设置在多个控制栅电极的侧壁与半导体衬底之间。多个隧穿绝缘层均设置在多个存储节点层与半导体衬底之间，且多个存储节点层的相邻对彼此接触，以将半导体衬底分隔为第一和第二区。多个阻挡绝缘层均设置在多个存储节点层与多个控制栅电极之间。而且，连续的第一沟道区在半导体衬底的第一区表面周围围绕多个控制栅电极侧壁的部分。连续的第二沟道区在半导体衬底的第二区表面周围围绕多个控制栅电极侧壁的其他部分。
根据本发明的再一方面，提供了一种制造半导体存储器的方法，其包括蚀刻半导体衬底以形成多个孔。通过使多个隧穿绝缘层的相邻对彼此接触从而将半导体衬底分隔为第一和第二区，多个隧穿绝缘层形成在多个孔侧壁的半导体衬底部分上。当在多个隧穿绝缘层上形成多个存储节点层之后，阻挡绝缘层形成在存储节点层上。而且，控制栅电极形成在阻挡绝缘层上以填充到多个孔中并凹入到半导体衬底内。
在此情形，该方法还包括通过使用氢气氛退火具有多个孔的所述半导体衬底。
通过参考详细描述示范性实施例的附图，本发明的上述和其他特点和优点将变得更为明显，在附图中图1是示出根据本发明第一实施例的半导体存储器的平面图；图2是示出根据本发明第一实施例的半导体存储器的局部剖面透视图；图3是示出根据本发明第二实施例的半导体存储器的平面图；图4是示出根据本发明第二实施例的半导体存储器的局部剖面透视图；图5是示出根据本发明第三实施例的半导体存储器的平面图；图6是示出根据本发明第三实施例的半导体存储器的局部剖面透视图；图7是示出根据本发明第四实施例的半导体存储器的平面图；图8是示出根据本发明第五实施例的半导体存储器的平面图；
图9是示出根据本发明第五实施例的半导体存储器的局图剖面透视图；图10是示出根据本发明第六实施例的半导体存储器的平面图；图11到18是用于示出根据本发明实施例的半导体存储器的制造方法的平面图和剖面图；图19示出在图1的半导体存储器中的电流密度分布的模拟结果；且图20示出在图5的半导体存储器中的电流密度分布的模拟结果。
具体实施例方式
将参考示出了本发明示范性实施例的附图详细描述本发明。然而，本发明可以实施为许多不同形式且不应理解为限于这里给出的实施例；而是相反，提供这些实施例使得本公开充分和完整，并将向本领域技术人员充分传达本发明概念。在附图中，为了清楚而夸大了层和区域的厚度。
结构根据本发明实施例的半导体存储器具有三维结构。例如，在该半导体存储器中，控制栅电极延伸到半导体衬底内。控制栅电极可以是凹入型或沟槽形，但本发明的范围不限于此结构。
根据本发明实施例的半导体存储器可以是非易失存储器，例如闪存或SONOS存储器。
图1是示出根据本发明第一实施例的半导体存储器的平面图，图2是示出图1的半导体存储器的局部剖面透视图。
参考图1和2，半导体存储器使用半导体衬底105形成，并包括第一和第二沟道区110a和110b、隧穿绝缘层130、存储节点层140、阻挡绝缘层150和控制栅电极160。半导体存储器使用单个控制栅电极160共同控制成对的第一和第二沟道区110a和110b。然而，该对第一和第二沟道区110a和110b由成对的分隔绝缘层125a和125b分开。可选地，半导体存储器还可以包括掩埋绝缘层120。
更具体而言，半导体衬底105可以包括体半导体晶片，例如硅晶片、锗晶片或硅-锗晶片。作为另一示例，半导体衬底105还可以包括在体半导体晶片上的外延层。
控制栅电极160凹入到半导体衬底105内。控制栅电极160是圆柱形，因此可以减小径向电场。控制栅电极160可以关于连接分隔绝缘层125a和125b的线对称形成。然而，不考虑图1和2，控制栅电极160可以具有椭圆条形。
存储节点层140设置在控制栅电极160的侧壁与半导体衬底105之间。存储节点层140用作电荷存储介质。例如，存储节点层140可以包括多晶硅层、氮化硅层、金属或硅点、或金属或硅纳米晶体。尤其，氮化硅层、金属或硅点或金属或硅纳米晶体可以用作局部电荷俘获层。
隧穿绝缘层130设置在存储节点层140与半导体衬底105之间。隧穿绝缘层130用作电荷的隧穿路径，并具有根据操作电压的适当厚度。例如，隧穿绝缘层130可以包括氧化物层、氮化物层或高k介电层。阻挡绝缘层150通过设置在存储节点层140与控制栅电极160之间而将它们隔离。例如，阻挡绝缘层150可以包括氧化物层、氮化物层或高k介电层。
隧穿绝缘层130、存储节点层140和阻挡绝缘层150可以沿控制栅电极160的侧壁形成。即，阻挡绝缘层150围绕控制栅电极160，存储节点层140围绕阻挡绝缘层150，且隧穿绝缘层130围绕存储节点层140。因此，隧穿绝缘层130、存储节点层140和阻挡绝缘层150可以具有中空圆柱形状。
该成对的第一和第二沟道区110a和110b在隧穿绝缘层130下面的半导体衬底105表面周围形成，从而围绕控制栅电极160的侧壁。第一和第二沟道区110a和110b被彼此面对的成对的分隔绝缘层125a和125b分开。例如，第一沟道区110a设置在分隔绝缘层125a和125b下面，且第二沟道区110b设置在分隔绝缘层125a和125b上。例如，分隔绝缘层125a和125b连接到隧穿绝缘层130，并包括氧化物层、氮化物层或高k介电层。
掩埋绝缘层120设置在控制栅电极160底部与半导体衬底105之间。掩埋绝缘层120可以厚于隧穿绝缘层130从而不在半导体衬底105底部区中形成沟道。因此，第一和第二沟道区110a和110b即使在半导体衬底105底部区中也不连接。
半导体存储器使用第一和第二沟道区110a和110b作为单独的位线，且将控制栅电极160用作公共字线。在此情形，第一和第二沟道区110a和110b的四个角部可以用作I/O输入。即，允许第一电流I1通过第一沟道区110a的流动，且允许第二电流I2通过第二沟道区10b的流动。
图19中示出的关于电流密度进行的模拟支持上述操作结果。在图19中，色调分布显示电流密度分布。而且，图1的控制栅电极160被提供有1V的电压(Vg＝1)，且图1的第二沟道区110b的两端被提供有0.01V的电压(Vd＝0.01)。参考图19，可以注意，与图1和图2的第一和第二沟道区110a和110b类似地形成高电流密度区。模拟的结果显示第一和第二电流I1和I2的流动可以引入到沟道区110a和110b中。
同时，存储节点层140是环形，但面对第一和第二沟道区110a和110b的部分可以分别是局部电荷存储层。因此，即使在单级操作中，半导体存储器可以处理2位数据处理。此外，通过调整垂直深度，沟道区110a和110b可以具有大面积，这因此提高了半导体存储器的操作速度。
图3是示出根据本发明的第二实施例的半导体存储器的平面图，且图4是示出图3的半导体存储器的局部剖面透视图。图3和4所示的半导体存储器仅具有与图1和2所示不同的形状。因此，将不给出元件的重复描述。
参考图3和4，控制栅电极260具有矩形条形并凹入到半导体衬底205内。然而，控制栅电极260可以具有其他多边形状。阻挡绝缘层250、存储节点层240、和隧穿绝缘层230沿矩形条形的控制栅电极260形成。
成对的沟道区210a和210b围绕矩形条形控制栅电极260，并被成对的分隔绝缘层225a和225b彼此分开。例如，成对的分隔绝缘层225a和225b可以与矩形条形控制栅电极260的相对角相邻。通过使用比隧穿绝缘层230厚的掩埋绝缘层220，控制栅电极260的底部可以与半导体衬底205隔离。
图5是示出根据本发明第三实施例的半导体存储器的平面图，且图6是示出图5的半导体存储器的局部剖面透视图。根据图5和6所示的第三实施例的半导体存储器采用图1和2所示的半导体存储器作为单元，且多个这样的单元被NAND型连接。图1和2中的相同参考标号代表相同元件，且因此不重复它们的描述。
参考图5和6，多个控制栅电极160、多个阻挡绝缘层150和多个存储节点层140分别分离地形成在多个单元中。然而，形成多个隧穿绝缘层130使得相邻对彼此接触。即，多个单元的隧穿绝缘层130的端部彼此连接，因此形成连续形状。因此，半导体衬底105可以分成位于多个隧穿绝缘层130上的上部区和位于多个隧穿绝缘层下面的下部区。
即使在图5和6中相邻单元的隧穿绝缘层130彼此直接接触或交叠分隔绝缘层125a和125b可以如图1和2所示设置。或者，可以理解相邻单元的多个隧穿绝缘层130的接触部分相应于图1和2的分隔绝缘层125a和125b。
由于单元的多个隧穿绝缘层130的端部彼此连接，在半导体衬底105下部区中的单元的第一沟道区110a彼此连接。类似地，在半导体衬底105上部区中的单元的第二沟道区110b彼此连续连接。因此，单元的第一沟道区110a可以彼此连接，而不是单独需要源区和漏区，并允许第二电流I2的流动。类似地，单元的第二沟道区110b可以彼此连接，而不是单独需要源区和漏区，并允许第二电流I2流动。
因为多个控制栅电极160产生径向电场，单元的沟道区110a和110b可以相互连接，而不需要源区和漏区。图20所示的对于电流密度的模拟结果支持这样的事实。参考图20，在半导体衬底105内形成形状类似于图5和6中的沟道区110a和110b的高电流密度区。因此，通过使用径向电场，可以形成连续的沟道区110a和110b而没有源区和漏区。
虽然在图5和6中示出四个单元，但本发明不限于此。因此，半导体存储器可以是单NAND型串，且单个串中的单元数目可以适当选择。
根据本实施例的半导体存储器具有NAND结构，其不具有源区和漏区，因此与常规NAND结构相比，所占据的面积可以大大减小。因此，半导体存储器可以具有显著高的集成度。此外，即使在单级操作的情况，半导体存储器可以处理2位数据，因此可以实现高操作速度。
图7是示出根据本发明第四实施例的半导体存储器的平面图。图7所示的第四实施例使用图5所示的半导体存储器作为一串，且两串排列为矩阵。因此，图5和7中相似的参考标号代表相似元件，且因此将不提供重复描述。
参考图7，两串被器件隔离层107隔离。两对沟道区110a和110b可以用作四条位线。在两串中，相同列的控制栅电极160可以连接到字线170。因此，通过适当选择字线170和位线，可以操作各个单元。
虽然在图7中示出两串，但本发明的范围不限于此。此外，显然各个串内的单元数目可以适当选择。
图8是示出根据本发明第五实施例的半导体存储器的平面图，且图9是示出图8的半导体存储器的局部剖面透视图。根据图8和9的实施例的半导体存储器可以使用根据图3和4所示的第二实施例的半导体存储器作为单元，且多个这样的单元可以被NAND型连接。在第五和第二实施例中相似的参考标号代表相似元件，且因此将不重复它们的描述。
参考图8和9，多个控制栅电极260、多个阻挡绝缘层250和多个存储节点层240分别形成在多个单元中。然而，形成多个隧穿绝缘层230使得相邻对彼此接触。即，单元的多个隧穿绝缘层230通过各个角连接，因此形成单个连续形式。因此，半导体衬底205可以分成在隧穿绝缘层230上的上部分和和在隧穿绝缘层230下的下部分。
虽然在图8和9中相邻单元的隧穿绝缘层230彼此直接接触或者交叠，分隔绝缘层225a和225b可以如图3和4所示设置。或者，可以理解相邻单元的隧穿绝缘层230的接触部分相应于图3和4的分隔绝缘层225a和225b。
由于单元的隧穿绝缘层230的角彼此连接，在半导体衬底205下部区中的单元的第一沟道区210a彼此连接。类似地，在半导体衬底205上部区中的单元的第二沟道区210b彼此连续连接。因此，单元的第一沟道区210a可以彼此连接而不单独需要源区和漏区，并允许第一电流I1流动。类似地，单元的第二沟道区210b可以彼此连接而无源区和漏区，并允许第二电流I2流动。
虽然在图8和9中示出四个单元，但本发明的范围不限于此。因此，半导体存储器可以是单NAND型串，且单串内的单元数目可以适当选择。
根据本实施例的半导体存储器的操作可以从图5和6中理解。
图10是示出根据本发明第六实施例的半导体存储器的平面图。本实施例示出排列成矩阵的两串，使用图8所示的半导体存储器作为单串。图8和10中相似的参考标号代表相似元件，且因此将不重复它们的描述。
参考图10，两串可以被器件隔离层207电隔离。两对沟道区210a和210b可以用作四条位线。在两串中，相同列的控制单电极260可以连接到字线270。因此，通过适当选择字线270和位线，可以操作各个单元。
虽然在图10中示出两串，但本发明的范围不限于此。此外，显然可以适当选择各个串内的单元数目。
制造方法图11到18是示出根据本发明的实施例制造半导体存储器的方法的平面图和剖面图。在此情形，半导体存储器可以相应于图5和6所示的半导体存储器。
参考图11和12，半导体衬底105被蚀刻以形成多个孔115。多个孔115可以通过例如光刻和蚀刻来形成。虽然这些孔115具有图11和12所示的圆形，但它们可以具有其他形状例如椭圆形或多边形。
在蚀刻之后，可以通过在氢气氛中退火半导体衬底105而将多个孔115扩大并倒圆。退火在高温下进行以产生半导体衬底105例如硅衬底的硅扩散，因此倒圆孔115。
参考图13和14，多个隧穿绝缘层130形成在孔115侧壁的半导体衬底105的部分上，从而多个隧穿绝缘层130的相邻对彼此接触。因此，半导体衬底105可以分成位于隧穿绝缘层130上的上部区和位于隧穿绝缘层130下的下部区。例如，隧穿绝缘层130可以通过热氧化由孔115暴露的半导体衬底105的侧壁部分而形成。在此情形，在相邻孔115边界部分上的半导体衬底部分的所有部分都被氧化，因此将隧穿绝缘层130彼此连接。
在形成隧穿绝缘层130之前或之后，掩埋绝缘层120可以选择性地形成在孔115的半导体衬底105部分上。例如，掩埋绝缘层120可以使用化学气相沉积(CVD)和蚀刻形成。
参考图15和16，多个存储节点层140形成在隧穿绝缘层130上。例如，多晶硅层、氮化硅层、金属或硅点、或金属或硅纳米晶体使用CVD形成，且预定部分被选择性地除去，因此形成存储节点层140。
然后，阻挡绝缘层150形成在存储节点层140上。例如，氧化物层、氮化物层或高k介电层使用CVD形成，且预定部分被选择性地除去，因此形成阻挡绝缘层150。
参考图17和18，控制栅电极160形成在阻挡绝缘层150上以填充进孔115并凹入到半导体衬底105内。例如，在导电层填充进孔115并随后被平面化之后，形成控制栅电极160。
此后，根据本领域技术人员公知的方法完成半导体存储器。在本实施例中，半导体存储器可以使用典型体半导体晶片经济地制造。
虽然图5和6所示的制造半导体存储器的方法作为本实施例的示例而描述，但对本领域的技术人员显然本方法可以容易地改进并应用于制造另一半导体存储器。
虽然参考其示范性实施例具体示出并描述了本发明，但本领域的技术人员应该理解，可以对本发明进行形式和细节的各种变化，而不脱离由权利要求所限定的本发明精神和范畴。
权利要求
1.一种半导体存储器，包括半导体衬底；控制栅电极，凹入到所述半导体衬底内；存储节点层，设置在所述控制栅电极侧壁与半导体衬底之间；隧穿绝缘层，设置在所述存储节点层与半导体衬底之间；阻挡绝缘层，设置在所述存储节点层与控制栅电极之间；和第一和第二沟道区，围绕所述隧穿绝缘层下面的所述半导体衬底的表面形成，以围绕所述控制栅电极，并被一对彼此面对的分隔绝缘层所分开。
2.根据权利要求1所述的半导体存储器，其中所述控制栅电极具有圆柱、椭圆或多边形的形状。
3.根据权利要求2所述的半导体存储器，其中所述存储节点层、所述隧穿绝缘层和所述阻挡绝缘层沿所述控制栅电极的侧壁形成。
4.根据权利要求2所述的半导体存储器，其中所述控制栅电极关于连接该对分隔绝缘层的线对称形成。
5.根据权利要求1所述的半导体存储器，还包括设置在所述控制栅电极底部与所述半导体衬底之间的掩埋绝缘层，且比所述隧穿绝缘层厚。
6.根据权利要求1所述的半导体衬底，其中所述存储节点层包括多晶硅层、氮化硅层、金属或硅点、或金属或硅纳米晶体。
7.一种半导体存储器，包括半导体衬底；多个控制栅电极，分别凹入到所述半导体衬底内；多个存储节点层，分别设置在所述多个控制栅电极的侧壁与所述半导体衬底之间；多个隧穿绝缘层，分别设置在所述多个存储节点层和半导体衬底之间，且所述多个存储节点层中相邻的一对彼此接触从而将所述半导体衬底分隔为第一和第二区；多个阻挡绝缘层，分别设置在所述多个存储节点层和多个控制栅电极之间；连续的第一沟道区，在所述半导体衬底的第一区表面周围围绕所述多个控制栅电极侧壁的部分；和连续的第二沟道区，在所述半导体衬底的第二区表面周围围绕所述多个控制栅电极侧壁的其他部分。
8.根据权利要求7所述的半导体存储器，其中所述多个控制栅电极具有圆柱、椭圆或多边形的形状。
9.根据权利要求8所述的半导体存储器，其中所述多个存储节点层、多个隧穿绝缘层和多个阻挡绝缘层沿所述多个控制栅电极的侧壁形成。
10.根据权利要求9所述的半导体存储器，其中所述多个控制栅电极是多边条形，且所述多个隧穿绝缘层中相邻对的边角彼此接触。
11.根据权利要求7所述的半导体存储器，其中所述第一沟道区和第二沟道区对称地形成。
12.根据权利要求7所述的半导体存储器，还包括多个掩埋绝缘层，分别设置在所述多个控制栅电极的底部与半导体衬底之间，且比所述多个隧穿绝缘层厚。
13.根据权利要求7所述的半导体存储器，其中所述多个存储节点层包括多晶硅层、氮化硅层、金属或硅点、或金属或硅纳米晶体。
14.根据权利要求7所述的半导体存储器，其中所述第一沟道区和第二沟道区用作独立位线。
15.一种制造半导体存储器的方法，包括蚀刻半导体衬底以形成多个孔；在所述多个孔侧壁的半导体衬底部分上形成多个隧穿绝缘层，从而多个隧穿绝缘层的相邻对彼此接触，以将所述半导体衬底分隔为第一和第二区；在所述多个隧穿绝缘层上形成多个存储节点层；在所述存储节点层上形成阻挡绝缘层；和在所述阻挡绝缘层上形成控制栅电极，以被填充到所述多个孔中并凹入到所述半导体衬底内。
16.根据权利要求15所述的方法，还包括使用氢气氛退火具有所述多个孔的所述半导体衬底。
17.根据权利要求15所述的方法，还包括在所述多个孔底部的半导体衬底上形成多个掩埋绝缘层，所述掩埋绝缘层厚于所述隧穿绝缘层。
18.根据权利要求15所述的方法，其中所述多个控制栅电极具有圆柱、椭圆或多边形形状。
19.根据权利要求18所述的方法，其中所述多个控制栅电极具有多边条形，且所述多个隧穿绝缘层的相邻对的边角彼此接触。
20.根据权利要求15所述的方法，其中所述多个存储节点层每个都包括多晶硅层、氮化硅层、金属或硅点、或金属或硅纳米晶体。
21.根据权利要求15的方法，其中形成所述多个隧穿绝缘层通过由所述多个孔暴露的半导体衬底侧壁的热氧化而实现。
全文摘要
本发明提供了一种具有高操作速度并获得高集成度的半导体存储器，以及制造其的经济方法。该器件包括半导体衬底和凹入到半导体衬底内的控制栅电极。存储节点层设置在控制栅电极的侧壁与半导体衬底之间，且隧穿绝缘层设置在存储节点层与半导体衬底之间。阻挡绝缘层设置在存储节点层与控制栅电极之间。第一和第二沟道区隧穿绝缘层下面的半导体衬底的表面周围形成，从而围绕控制栅电极，并被一对相对的分隔绝缘层分开。
文档编号H01L21/336GK101079444SQ20061016930
公开日2007年11月28日 申请日期2006年12月13日 优先权日2006年5月26日
发明者朴允童, 具俊谟, 赵庆来 申请人:三星电子株式会社