芯片堆栈封装结构、内埋式芯片封装结构及其制造方法

专利名称：芯片堆栈封装结构、内埋式芯片封装结构及其制造方法
技术领域：
本发明涉及一种芯片封装结构及其制造方法，且特别涉及一种芯片堆栈 封装结构、内埋式芯片封装结构及其制造方法。
背景技术：
在半导体产业中，芯片封装的目的在于防止棵芯片受到湿气、热量及噪 声的影响，并提供棵芯片与外部电路之间电性连接的介质。近年来，随着电 子技术的日新月异以及高科技电子产品的不断整合与创新，传统半导体封装 技术已经无法满足产品功能与成本需求。目前，半导体封装技术已朝向将芯 片整合至电路基板中的趋势迈进，以使整个封装面积/体积大幅度缩小，达到 电子产品轻薄短小化、高功能化、高速化及高密度化的需求。
现有芯片内埋封装技术的主要制作流程为，先将芯片装载于基板上，之 后再利用介电材料将芯片埋藏于其中。 一般而言，介电材料可利用旋转涂布、 印刷或压合等方式而形成于芯片上，但此方式容易造成介电材料的表面不平 坦，而影响后续工艺。特别是，针对厚度较厚的芯片而言，往往会因芯片与 基板的厚度差，造成介电材料表面的均匀度不佳，而影响工艺成品率。因此， 通常需要利用研磨方式将芯片薄化后，再进行芯片内埋封装工艺，或者是需 要使用更多介电材料，以提高均匀度。但是，研磨步骤会使得制造成本提高， 且容易造成芯片损伤，而且涂布更多介电材料的方式同样会增加制造成本。 关于芯片内埋封装技术，业界亦提出多种不同的方式。例如，飞思卡尔
半导体(Freescale Semiconductor, Inc.)公司就提出关于芯片内埋封装方式的相 关半导体封装技术。另外，美国专利申请案的公开号6759270 (US 6759270) 题目为 "Semiconductor chip module and method of manufacture of same"， 其 内容揭露，先在基板中制作凹槽(cavity)作为芯片埋入区，之后将芯片置于凹 槽内，接着再依序进行介电材料涂布、金属线路成形与焊盘制作等工艺，以 完成芯片内埋封装。然而，此篇专利的方式需额外的填充材料以填满芯片与 基板的间隙，且存在基板仍会占去主要封装厚度以及凹槽深度不易控制的问此外，美国专利申请案的公开号64693 74(US 6469374)题目为 "Superposed printed substrates and insulating substrates having semiconductor elements inside",其是利用迭加多个中空基板的方式来形成用以内埋芯片的 凹槽，以进行芯片内埋封装工艺。此篇专利的方式仍然存在着基板占去主要 封装厚度、需额外的填充材料以填满芯片与基板的间隙，以及基板间的对位 等问题。
因此，如何将芯片内埋于电路基护*曰w;據各柳 的种种问题，已成为当前的关键技术。

发明内容
本发明提供一种芯片堆栈封装结构、内埋式芯片封装结构及其制造方 法，能够避免现有封装的种种问题，且可与现有工艺兼容、简化工艺与节省 工艺成本。
本发明提出一种内埋式芯片封装结构，此结构包括基板、半导体结构、 封合材料层以及多个导通孔。其中，基板包括至少一个介电层与设置于介电 层上的至少一个图案化线路层。半导体结构设置于基板上，此半导体结构上 具有多个第一电气接垫，且这些第一电气接垫与介电层接触。封合材料层设 置于半导体结构周围的基板上。另外，上述的多个导通孔设置于基板中，以 使图案化线路层电性连接这些第 一 电气接垫。
承上述，封合材料层的材质例如是模封化合物或灌注化合物。半导体结 构为具有第一电气接垫的半导体芯片。另外，半导体结构还可以为由半导体 芯片与金属层构成，且第一电气接垫位于半导体芯片上。此外，半导体结构 还可以是由第一半导体芯片、连接层以及第二半导体芯片所组成。其中，第 一半导体芯片上具有第一电气接垫。连接层设置于第一半导体芯片上，其可 以是黏着层或金属层。第二半导体芯片设置于连接层上，第二半导体芯片上 表面具有多个第二电气接垫，且其下表面与连接层接触。
本发明另提出一种内埋式芯片封装结构，此结构包括第一基板、半导体 结构、封合材料层、多个第一导通孔、第二基板以及多个第二导通孔。其中， 第一基板包括至少一个第一介电层与设置于第一介电层上的至少一个第一 图案化线路层。半导体结构设置于第一基板上，且半导体结构上具有多个第
一电气接垫，而这些第一电气接垫与第一介电层接触。封合材料层设置于半 导体结构周围的第一基板上。多个第一导通孔设置于第一基板中，使第一图
案化线路层电性连接第一电气接垫。第二基板包括至少一个第二介电层与设 置于第二介电层上的至少一个第二图案化线路图，第二基板设置于半导体结 构与封合材料层上，且第二介电层与半导体结构接触。多个第二导通孔设置 于第一基板、封合材料层与第二基板中，使第一图案化线路层电性连接第二 图案化线路层。
承上述，封合材料层的材质例如是模封化合物或灌注化合物。而且，封 合材料层进一步包括设置于半导体结构上。上述的半导体结构为具有第一电 气接垫的半导体芯片。另外，半导体结构还可以为由半导体芯片与金属层构 成，且第一电气接垫位于半导体芯片上。此外，半导体结构还可以是由第一 半导体芯片、连接层以及第二半导体芯片所组成。其中，第一半导体芯片上
具有这些第一电气接垫。连接层设置于第一半导体芯片上，其可以是翻着层 或金属层。第二半导体芯片设置于连接层上，且第二半导体芯片的上表面具 有多个第二电气接垫，且其下表面与连接层接触。
依照本发明的实施例所述的内埋式芯片封装结构，进一步包括多个第三 导通孔，以4吏第二图案化线路层电性连接第二电气接垫。
本发明再提出 一种芯片堆栈封装结构。此芯片堆栈封装结构包括承载组 件以及至少一个芯片封装结构。其中，承载组件为上述的双面基板的内埋式 芯片封装结构的其中之一。上述的芯片封装结构设置于承载组件上，且与承
4亍电性连4妾。
本发明又提出 一种内埋式芯片封装结构的制造方法。此方法为在载板上 形成半导体结构，其中半导体结构上已形成有多个第一电气接垫，且第一电 气接垫与载板接触。然后，于半导体结构周围的载板上形成封合材料层。之 后，移除载板，接着于封合材料层与半导体结构上形成第一基板。其中，第 一基板包括至少一个第一介电层与形成于第一介电层上的至少一个第一图 案化线路层，且第一介电层与半导体结构接触。随后，于第一基板中形成多 个第一导通孔，以使第一图案化线路层电性连接第一电气接垫。
上述于半导体结构周围的载板上形成封合材料层的方法例如是进行压
模步骤或灌注填充步骤。承上述，封合材料层的材质例如是模封化合物或灌 注化合物。半导体结构为具有第一电气接垫的半导体芯片。另外，半导体结 构还可以为由半导体芯片与金属层构成，且第一电气接垫位于半导体芯片 上。此外，半导体结构还可以是由第一半导体芯片、连接层以及第二半导体 芯片所组成。其中，第一半导体芯片上具有这些第一电气接垫。连接层形成 于第一半导体芯片上，其可以是黏着层或金属层。第二半导体芯片形成于连 接层上，且第二半导体芯片的上表面具有多个第二电气接垫，且其下表面与 连接层接触。
另外，在第一基板中形成第一导通孔之前，进一步包括于封合材料层与 半导体结构上形成第二基板。其中，第二基板包括至少一个第二介电层与形 成于第二介电层上的至少一个第二图案化线路层，且第二介电层与半导体结 构接触。另外，进一步包括于第一基板、第二基板与封合材料层中形成多个 第二导通孔，以使第一图案化线路层电性连接第二图案化线路层。而且，封 合材料层进一步包括形成于半导体芯片与第二基板之间。承上述，半导体结 构为具有第 一 电气接垫的半导体芯片。半导体结构还可以是由半导体芯片与 金属层构成，且第一电气接垫位于半导体芯片上。另外，半导体结构还可以 是包括第一半导体芯片、连接层以及第二半导体芯片。其中，第一半导体芯 片上具有第一电气接垫，连接层形成于第一半导体芯片上，其可以是黏着层 或金属层。第二半导体芯片形成于连接层上，第二半导体芯片上表面具有多 个第二电气接垫，且其下表面与连接层接触。在上述实施例中，进一步包括 于第二基板中形成多个第三导通孔，以使第二图案化线路层电性连接第二电 气接垫。
本发明又提出 一种内埋式芯片封装结构的制造方法。此方法为在载板上 形成第一基板，其中第一基板包括至少一个第一介电层与形成于第一介电层 上的至少一个第一图案化线路层，且该第一图案化线路层与该载板接触。然 后，在第一基板上形成半导体结构，其中半导体结构上已形成有多个第一电 气接垫，且这些第一电气接垫与第一基板接触。接着，于半导体结构周围的 第一基板上形成封合材料层。随后，移除载板，然后于第一基板中形成多个 第 一导通孔，以使第 一 图案化线路层电性连接这些第 一 电气接垫。
上述于半导体结构周围的第一基板上形成封合材料层的方法例如是进 行压模步骤或灌注填充步骤。封合材料层的材质例如是模封化合物或灌注化
合物。半导体结构为具有第一电气接垫的半导体芯片。半导体结构还可以是 由半导体芯片与金属层构成，且第一电气接垫位于半导体芯片上。另外，半 导体结构包括第一半导体芯片、连接层以及第二半导体芯片。其中，第一半 导体芯片上具有这些第一电气接垫。连接层形成于第一半导体芯片上，其可 以是黏着层或金属层。第二半导体芯片形成于连接层上，且第二半导体芯片 的上表面具有多个第二电气接垫，且其下表面与连接层接触。
另外，在第一基板中形成第一导通孔之前，进一步包括于封合材料层与 半导体结构上形成第二基板。其中，第二基板包括至少一个第二介电层与形 成于第二介电层上的至少一个第二图案化线路层，且第二介电层与半导体结
构接触。另外，进一步包括于第一基板、第二基板与封合材料层中形成多个 第二导通孔，以使第一图案化线路层电性连接第二图案化线路层。而且，封 合材料层进一步包括形成于半导体芯片与第二基板之间。承上述，半导体结 构为具有第一电气接垫的半导体芯片。半导体结构还可以是由半导体芯片与 金属层构成，且第一电气接垫位于半导体芯片上。此外，半导体结构还可以 是包括第一半导体芯片、连接层以及第二半导体芯片。其中，第一半导体芯 片上具有第一电气接垫，连接层形成于第一半导体芯片上，其可以是黏着层 或金属层。第二半导体芯片形成于连接层上，第二半导体芯片上表面具有多 个第二电气接垫，且其下表面与连接层接触。在上述实施例中，进一步包括 于第二基板中形成多个第三导通孔，以使第二图案化线路层电性连接第二电 气接垫。
本发明的结构是以封合材料层取代现有封装结构中基板的核心强固层
(core layer),因此可避免现有的种种问题。此封合材料层可用来支撑半导体 芯片与封装体导线层，且可达到保护半导体芯片与封装体的目的。而且，本 发明的封合材料层，可选用与半导体芯片的热膨胀系数相近，或是具备应力 緩冲的材料，降低二者之间因热膨胀差异产生的应力。另外，本发明的结构 还包括有金属层，因此可帮助整个封装结构散热，且可降低外界或内埋堆栈 芯片间的电磁干扰。而且，与现有相较，本发明的结构可以增加内埋式芯片 封装结构中的芯片数量，且可提高组件效能。另一方面，本发明的结构可使 内埋式芯片封装结构具有双面接点，且此结构可作为堆栈封装所需的承载 体。本发明的方法可取代现有的凹槽工艺，且本发明的方法可与现有工艺兼 容，以及可使工艺简化，因此可节省工艺成本。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举实 施例，并配合附图，作详细说明如下。


图1、图2(a) 2(c)、图3(a) 3(b)、图4、图5(a) 5(b)、图6(a) 6(b)、 图7、图8(a) ~ 8(b)与图9(a) ~ 9(b)分别为依照本发明的实施例1 ~ 9所绘示的 内埋式芯片封装结构的剖面示意图。
图IOA至图10D为依照本发明实施例所绘示的芯片堆栈封装结构的剖 面示意图。
图IIA至图IID为依照本发明的实施例l-3所绘示的内埋式芯片封装结 构的一种制造方法的流程剖面图。
图12A至图12D为依照本发明的实施例4-6所绘示的内埋式芯片封装结 构的一种制造方法的流程剖面图。
图13A至图13D为依照本发明的实施例7-9所绘示的内埋式芯片封装结 构的一种制造方法的流程剖面图。
图14A至图14D为依照本发明的实施例l-3所绘示的内埋式芯片封装结 构的另 一种制造方法的流程剖面图。
构的另 一种制造方法的流程剖面图。
图16A至图16D为依照本发明的实施例7-9所绘示的内埋式芯片封装结 构的另 一种制造方法的流程剖面图。 附图标记i兌明
102、 202、 302、 412、 422:介电层
103、 203、 303、 414、 424:图案化线路层
104、 204、 304、 410、 420:基板 106、 106a、 408、 408a:封合材料层 108、 107、 109、 416、 426:导通孔
110、 120、 130、 140、 150、 160、 170、 180、 190:内埋式芯片封装结构 200、 402:半导体结构
202、 210、 406:电气接垫 204、 208、 404:半导体芯片206a、 206b、 206c:金属层 207:连接层 400:载板
具体实施例方式
以下，特举实施例i至实施例9以详细地说明本发明的内埋式芯片封装 结构。在实施例1至实施例9中相同的构件给予相同的标号，并省略可能重 复的说明。
图1、图2(a) ~ 2(c)与图3(a) ~ 3(b)分别为绘示实施例1 ~ 3的结构示意图， 其皆是绘示具有单面基板的内埋式芯片封装结构请参照图1，其为依照本发明的实施例1所绘示的内埋式芯片封装结构 的剖面示意图。本实施例的内埋式芯片封装结构110主要由基板104、半导 体结构200、封合材料层106以及多个导通孔108所构成。
其中，基板104主要是由介电层102以及设置于介电层102上的图案化 线路层103所构成。介电层102的材质例如是聚酰亚胺(polyimide, PI)、玻 璃环氧基树脂(FR-4、 FR-5)、双顺丁烯二酸酰亚胺(bismaleimide-triazine, BT)、 环氧树脂(epoxy resin)或其它合适的介电材料。图案化线路层103的材质例 如是导电材料，其可例如是铜箔。半导体结构200设置于基板104上。半导 体结构200上具有多个电气接垫(electricity pad)202 ，且这些电气接垫202与 介电层102接触。电气接垫202的材质可例如是铝、铜、镍/金或其它的导电 材料。在此实施例中，半导体结构200是由在半导体芯片(semiconductor chip)204上设置电气接垫202而构成，其中半导体芯片204例如是硅芯片。 另外，多个导通孔108设置于基板104中，以使图案化线路层103与电气接 垫202电性连接。导通孔108的材质例如是导电材料，其例如是铜、银、锡 铅合金或其它合适的材料。
此外，内埋式芯片封装结构110还包括封合材料层106，其设置于半导 体结构200周围的基板104上。封合材料层106的材质例如是模封化合物 (molding compound)或灌注化合物，其例如是环氧树脂、含硅土(silica)的高分 子材料或其它合适的模封化合物。特别要说明的是，封合材料层106的作用 为可支撑以及保护半导体芯片。另一方面，由于封合材料层106与半导体芯 片204的材质的热膨胀系数(coefficient of thermal expansion, CTE)相近，因
此可降低封合材料层106与半导体芯片204之间因热膨胀差异产生的应力。 承上述，封合材料层106可以仅设置在半导体结构200周围，而不用如现有 的封装材料一样必须覆盖住整个组件。特别是，对于未研磨使厚度减薄或是 厚度较高的半导体芯片而言，在进行封装步骤时，本发明的结构不需利用现 有的凹槽工艺，因此可节省工艺成本，且可简化工艺。
请参照图2(a) ~ 2(c),其为依照本发明的实施例2所绘示的内埋式芯片 封装结构的剖面示意图。本实施例的内埋式芯片封装结构120与上述实施例 的内埋式芯片封装结构IIO类似，惟二者的主要差异在于内埋式芯片封装 结构120的半导体结构200可进一步包括金属层206a、 206b、 206c，其设置 于半导体芯片204上。如图2的子图(a)所示，金属层206a仅位于半导体芯 片204上；如图2的子图(b)所示，金属层206b位于半导体芯片204上，且 设置在部分封合材料层106上；如图2的子图(c)所示，金属层206c位于半 导体芯片204上，以及设置在封合材料层106上。金属层206a、 206b、 206c 的材质例如是铜、铝或其它合适的金属材料。此金属层206a、 206b、 206c 可用以帮助整个封装结构的散热，且可降低外界或内埋堆栈芯片间的电磁干 扰(electron magnetic interfering, EMI)。
请参照图3(a) 3(b)，其为依照本发明的实施例3所绘示的内埋式芯片 封装结构的剖面示意图。本实施例的内埋式芯片封装结构130与内埋式芯片 封装结构110类似，惟主要差异在于内埋式芯片封装结构130的半导体结 构200还可进一步包括半导体芯片208以及连接层207。其中，半导体芯片 208设置于半导体芯片204上方，且半导体芯片208的上表面具有多个电气 接垫210，而下表面与连接层207接触。电气接垫210的材质可例如是铝、 铜、镍/金或其它的导电材料。另外，连接层207设置于半导体芯片204与半 导体芯片208之间，其为黏着层或金属层。若连接层207为连接半导体芯片 204、 208的黏着层，其结构可如图3的子图(a)所示。若连接层207为帮助 整个封装结构进行散热的金属层，其结构可如图3的子图(a)与子图(b)所示。 在此实施例中，半导体结构200包括半导体芯片204与半导体芯片208，亦 即是在内埋式芯片封装结构130中内埋有二个芯片，因此可以增加内埋式芯 片封装结构中的芯片数量，以及可提高组件效能。
本发明除了上述实施例之外，尚具有其它的实施型态。图4、图5(a) ~ 5(b)、图6(a) ~ 6(b)、图7、图8(a) ~ 8(b)与图9(a) ~ 9(b)分别为绘示实施例4 ~9的结构示意图，其皆是绘示具有双面基板的内埋式芯片封装结构。
请参照图4、图5(a)-5(b)与图6(a) ~6(b)，本实施例的内埋式芯片封装 结构140、 150、 160分别与内埋式芯片封装结构110、 120、 130类似，惟主 要差异在于内埋式芯片封装结构140、 150、 160可进一步包括基板304。 其中，基板304主要是由介电层302以及设置于介电层302上的图案化线路 层303所构成。基板304设置于半导体结构200与封合材料层106上，且介 电层302与半导体结构200接触。上述，介电层302的材质例如是聚酰亚胺、 玻璃环氧基树脂、双顺丁烯二酸酰亚胺、环氧树脂或其它合适的介电材料。 图案化线路层303的材质例如是导电材料，其可例如是铜箔。另外，在内埋 式芯片封装结构140、 150、 160中可包括导通孔109,其设置于基板304、 封合材料层106与基板104中，以使图案化线路层303电性连接图案化线路 层103。上述，导通孔109的材质例如是导电材料，其例如是铜、银、锡铅 合金或其它合适的材料。此外，请再次参照图6(a) 6(b)，在内埋式芯片封 装结构160中还可包括导通孔107,其设置于基板204中，以使图案化线路 层303电性连接电气接垫210。导通孔107的材质例如是导电材料，其例如 是铜、银、锡铅合金或其它合适的材料。
另外，请参照图7、 8(a) 8(b)与图9(a)-9(b),本实施例的内埋式芯片 封装结构170、 180、 190分别与内埋式芯片封装结构140、 150、 160类似， 惟主要差异在于内埋式芯片封装结构170、 180、 190的封合材料层106a 可以是设置于半导体结构200周围，且覆盖半导体结构200。
本发明的结构是，利用封合材料层取代现有的凹槽工艺，来制作内埋式 芯片封装结构，因此可节省制造成本。而且，本发明包括，将二个芯片背对 背接合而内埋于封装结构中，因此可增加内埋式芯片封装结构中的芯片数 量，以提高组件效能。另外，本发明的结构还可设置有金属层，以帮助封装 结构散热以及降低外界或内埋堆栈芯片间的电磁干扰。除此之外，本发明的 结构包括有双面基板，因此可使内埋式芯片封装结构具有双面接点，且此结 构可作为堆栈封装所需的承载体。
接下来，说明本发明的芯片堆栈封装结构。芯片堆栈封装结构包括承载 组件与至少一个芯片封装结构。其中，芯片封装结构设置于承载组件上，且 与承载组件电性连接。芯片封装结构的数量可为单个或多个，本发明并不对 其数量做特别限定的，于以下实施例中皆是以单个芯片封装结构为例说明。
请参照图IOA，其为依照本发明一个实施例所绘示的芯片堆栈封装结构
的剖面示意图。在此实施例中，承载组件可为内埋式芯片封装结构140,而 芯片封装结构可为内埋式芯片封装结构110。特别是，内埋式芯片封装结构 IIO与内埋式芯片封装结构140的设置关系不限于图IOA所绘示的方式。内 埋式芯片封装结构110、 140的设置关系可例如是将内埋式芯片封装结构110 的基板104朝下设置在内埋式芯片封装结构140上(如图IOB所示)。另外， 内埋式芯片封装结构110、 140的设置关系还可例如是如图IOC与图IOD所 示。承上述，在图10A与图10C中，内埋式芯片封装结构110、 140例如是 以焊引线(wire bonding)方式进行电性连接。在图10B与图10D中，内埋式 芯片封装结构110、 140例如是利用金属凸块方式来进行电性连接，也就是 可例如利用形成焊球的方式来进行电性连接。
芯片封装结构140、 150、 160、 170、 180、 190的其中之一，而芯片封装结 构亦可为内埋式芯片封装结构110、 120、 130的其中之一。承上述，本发明
能轻易完成，所以于此就不绘示且不再赘述。
另外，特别要说明的是，图IOA至图10D中所绘示的结构仅是概要示 意图，本发明不对芯片堆栈封装结构的承载组件与芯片封装结构的尺寸做特 别的限定。
接着，特举多个制造方式以详细地说明本发明的内埋式芯片封装结构的 制造方法。在下述图式中，相同的构件给予相同的标号，并省略可能重复的 说明。
图IIA至图IID为依照本发明的实施例l-3所绘示的内埋式芯片封装结 构的一种制造方法的流程剖面图。
请参照图IIA，提供载板400，载板400可例如是具有支撑性的金属板、 绝缘板或其它合适的载板。然后，将半导体结构402置于载板400上。上述， 在载板400上形成半导体结构402的方法可例如是，利用黏着剂将半导体结 构402与载板400接合。以实施例l的结构为例，半导体结构402是由在半 导体芯片404上"i殳置有电气接垫406而构成。而且，半导体结构402上的电 气接垫406与载板400接触。电气接垫406的材质可例如是铝、铜、镍/金或 其它的导电材料。
另外，以实施例2的结构为例，半导体结构402可进一步包括金属层(未 绘示)，其可形成于半导体芯片404上。金属层的材质例如是铜、铝或其它 合适的金属材料。金属层可用以帮助封装结构的散热，且可降低电磁波的千 扰，使芯片能正常运作。承上述，以实施例3的结构为例，半导体结构402 还可进一步包括形成于半导体芯片404上的另一个半导体芯片(未绘示)以及 连接层，其中连接层形成于两个半导体芯片之间，且此半导体芯片上同样形 成有电气接垫(未绘示)。
然后，请参照图IIB，进行压模或灌注填充步骤，于半导体结构402周 围的载板400上形成封合材料层408。封合材料层408的材质例如是模封化 合物或灌注化合物，其例如是环氧树脂、含硅土的高分子材料或其它合适的 模封化合物。更详细而言，封合材料层408的形成方法例如是，藉由于半导 体结构上覆盖模具，并于其中注入模封化合物材料层，而直接在半导体结构 402周围的载板400上形成封合材料层408。另外，封合材料层408的形成 方法还可例如是，进行压模步骤，于载板400上形成模封化合物材料层，且 覆盖半导体结构402，然后再移除部分的模封化合物材料层，至曝露出半导 体结构402,以形成封合材料层408。此外，在上述方法中，还可依照不同 的工艺需求，移除部分模封化合物材料层以及部分半导体结构402,至所需 的芯片厚度。
随后，请参照图11C,在封合材料层408形成之后，接着移除载板400。 接着，于封合材料层408与半导体结构402上形成基板410。基板410主要 是由介电层412以及形成于介电层412上的图案化线路层414所构成。其中， 介电层412的材质例如是聚酰亚胺、玻璃环氧基树脂、双顺丁烯二酸酰亚胺、 环氧树脂或其它合适的介电材料。图案化线路层414的材质例如是导电材料， 其可例如是铜箔。上述，将封合材料层408与半导体结构402形成于基板410 上的方法例如是，先形成介电层412与图案化线路层414以构成基板410后， 再使用黏着剂使封合材料层408与半导体结构402黏着于基板410上。另外，
于封合材料层408与半导体结构402上形成一层介电层412,然后再于介电 层412上形成图案化线路层414。
然后，请参照图11D,于基板中410形成多个导通孔416,以使图案化 线路层414电性连接电气接垫406。导通孔416的材质例如是导电材料，其
例如是铜、银、锡铅合金或其它合适的材料。导通孔416的形成方法例如是 利用激光钻孔技术，于基板中410中形成多个通孔(未绘示)，然后再于这些 通孔中填入导电材料，即可形成。接着，在导通孔416形成之后，可进一步 移除部分基板410,并依不同组件所需尺寸进行裁切。
构的一种制造方法的流程剖面图。
请参照图12A-12B,其步骤与图11A-11B相同，故与图11A-11B 相同的构件与其相对关系则不再赘述。同样地，以实施例4的结构为例，半 导体结构402是由在半导体芯片404上设置有电气接垫406而构成。以实施 例5的结构为例，半导体结构402可进一步包括金属层(未绘示)，其形成于 半导体芯片404上。以实施例6的结构为例，半导体结构402还可进一步包 括形成于半导体芯片404上的另一个半导体芯片(未绘示)以及连接层，其中 连接层形成于两个半导体芯片之间，且此半导体芯片上形成有电气接垫(未 绘示)。
然后，请参照图12C,移除载板400。接着，于封合材料层408与半导 体结构402上形成基板410与基板420。其中，基板410主要是由介电层412 以及图案化线路层414所构成。基板420主要是由介电层422以及图案化线 路层424所构成。
接着，请参照图12D，形成导通孔416、 426,以分别使图案化线路层 414与电气接垫406电性连接，以及使图案化线路层414与图案化线路层424 电性连接。另外，以实施例6的结构为例，在图12D的步骤中，还包括形成 导通孔(未绘示)，以电性连接图案化线路层424与半导体结构402。接着， 在形成导通孔416、 426之后，可进一步移除部分基板410、 420,并依不同 组件所需尺寸进行裁切。
构的一种制造方法的流程剖面图。图13A至图13D的步骤与图12A至图12D 的步骤类似，惟主要差异在于封合材料层408a是形成于半导体结构402 周围，且覆盖半导体结构402。封合材料层408a的形成方法例如是，进行压 模步骤，于载板400上形成模封化合物材料层，且覆盖半导体结构402,然 后再依不同的工艺需求，移除部分的模封化合物材料层，即可形成。同样地， 以实施例7的结构为例，半导体结构402是由在半导体芯片404上设置有电
气接垫406而构成。以实施例8的结构为例，半导体结构402可进一步包括 金属层(未绘示)，其形成于半导体芯片404上。以实施例9的结构为例，半 导体结构402还可进一步包括形成于半导体芯片404上的另一半导体芯片 (未绘示)以及连接层(未绘示)，其中连接层形成于两个半导体芯片之间，且 此半导体芯片上形成有电气接垫(未绘示)。
图14A至图14D为依照本发明的实施例l-3所绘示的内埋式芯片封装结 构的另 一种制造方法的流程剖面图。
请参照图14A,提供载板400。然后，在载板400上形成基板410,基
构成，且图案化线路层414与载板400接触。
然后，请参照图14B,在基板410上形成半导体结构402。以实施例1 的结构为例，半导体结构402是由在半导体芯片404上设置有电气接垫406 而构成。以实施例2的结构为例，半导体结构402可进一步包括金属层(未 绘示)，其形成于半导体芯片404上。以实施例3的结构为例，半导体结构 402还可进一步包括形成于半导体芯片404上的另一半导体芯片(未绘示)以 及连接层，其中连接层形成于两个半导体芯片之间，且此半导体芯片上形成 有电气接垫(未绘示)。
之后，请参照图14C,于半导体结构402周围的载板400上形成封合材 料层408。
随后，请参照图14D，在封合材料层408形成之后，接着移除载板400。 然后，于基板中410形成多个导通孔416,以使图案化线路层414电性连接 电气接垫406。接着，在形成导通孔416之后，可进一步移除部分基板410, 并依不同组件所需尺寸进行裁切。
构的另 一种制造方法的流程剖面图。
请参照图15A-15C,其步骤与图14A-14C相同，故与图14A-14C 相同的构件与其相对关系则不再赘述。以实施例4的结构为例，半导体结构 402是由在半导体芯片404上设置有电气接垫406而构成。以实施例5的结 构为例，半导体结构402可进一步包括金属层(未绘示)，其形成于半导体芯 片404上。以实施例6的结构为例，半导体结构402还可进一步包括形成于 半导体芯片404上的另一半导体芯片(未绘示)以及连接层，其中连接层形成
于两个半导体芯片之间，且此半导体芯片上形成有电气接垫(未绘示)。
然后，请参照图15D。于封合材料层408与半导体结构402上形成基板 420,其中基板420主要是由介电层422以及图案化线路层424所构成。之 后，移除载板400，接着形成导通孔416、 426，以分别使图案化线路层414 与电气接垫406电性连接，以及使图案化线路层414与图案化线路层424电 性连接。另外，以实施例6的结构为例，在图15D的步骤中，还包括形成导 通孔(未绘示)，以电性连接图案化线路层424与半导体结构402。接着，在 形成导通孔416、 426之后，可进一步移除部分基板410、 420，并依不同组 件所需尺寸进行裁切。
构的另 一种制造方法的流程剖面图。
图16A至图16D的步骤与图15A至图15D的步骤类似，惟主要差异在 于封合材料层408a是形成于半导体结构402周围，且覆盖半导体结构402。 同样地，以实施例7的结构为例，半导体结构402是由在半导体芯片404上 设置有电气接垫406而构成。以实施例8的结构为例，半导体结构402可进 一步包括金属层(未绘示)，其形成于半导体芯片404上。以实施例9的结构 为例，半导体结构402还可进一步包括形成于半导体芯片404上的另一半导 体芯片(未绘示)以及连接层，其中连接层形成于两个半导体芯片之间，且此 半导体芯片上形成有电气接垫(未绘示)。另外，以实施例6的结构为例，在 图16D的步骤中，还包括形成导通孔(未绘示)，以电性连接图案化线路层424 与半导体结构402。
由上述可知，本发明的方法是利用压模或灌注填充方式形成封合材料 层，以取代现有的凹槽工艺，来进行内埋式芯片的封装。与现有相较，本发 明的方法可与现有工艺兼容，且可使工艺简化，因此可节省工艺成本。
综上所述，本发明可具有下列优点
层(core layer),因此可避免现有的种种问题。此封合材料层可用来支撑半导 体芯片与封装体导线层，且可达到保护半导体芯片与封装体的目的。而且， 本发明的封合材料，可选用与半导体芯片的热膨胀系数相近，或是具备应力 缓冲的材料，降低二者之间因热膨胀差异产生的应力。
2.本发明的结构可帮助整个封装结构散热，且可降低外界或内埋堆栈
芯片间的电磁干扰。另外，与现有相较，本发明的结构可以增加内埋式芯片 封装结构中的芯片数量，且可提高组件效能。
3. 本发明的结构可使内埋式芯片封装结构具有双面接点，且此结构可 作为堆栈封装所需的承载体。
4. 本发明的方法可取代现有的凹槽工艺，且本发明的方法可与现有工
艺兼容，以及可使工艺简化，因此可节省工艺成本。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，本领 域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因 此本发明的保护范围由权利要求所界定的为准。
权利要求
1.一种内埋式芯片封装结构，包括基板，该基板包括至少一个介电层与设置于该介电层上的至少一个图案化线路层；半导体结构，设置于该基板上，该半导体结构上具有多个第一电气接垫，且该第一电气接垫与该介电层接触；封合材料层，设置于该半导体结构周围的该基板上；以及多个导通孔，设置于该基板中，使该图案化线路层电性连接该第一电气接垫。
2. 如权利要求1所述的内埋式芯片封装结构，其中该封合材料层的材 质包括模封化合物或灌注化合物。
3. 如权利要求1所述的内埋式芯片封装结构，其中该半导体结构为具 有该第一电气接垫的半导体芯片。
4. 如权利要求1所述的内埋式芯片封装结构，其中该半导体结构为由 半导体芯片与金属层构成，且该第 一 电气接垫位于该半导体芯片上。
5. 如权利要求1所述的内埋式芯片封装结构，其中该半导体结构包括 第一半导体芯片，该第一半导体芯片上具有该第一电气接垫；连接层，设置于该第一半导体芯片上；以及第二半导体芯片，设置于该连接层上，该第二半导体芯片上表面具有多 个第二电气接垫，且其下表面与该连接层接触。
6. 如权利要求5所述的内埋式芯片封装结构，其中该连接层为黏着层或金属层。
7. —种内埋式芯片封装结构，包括第一基板，该第一基板包括至少一个第一介电层与设置于该第一介电层 上的至少一个第一图案化线路层；半导体结构，设置于该第一基板上，该半导体结构上具有多个第一电气 接垫，且该第一电气接垫与该第一介电层接触；封合材料层，设置于该半导体结构周围的该第一基板上；多个第一导通孔，设置于该第一基板中，使该第一图案化线路层电性连 接该第一电气接垫； 第二基板，包括至少一个第二介电层与设置于该第二介电层上的至少一 个第二图案化线路图，该第二基板设置于该半导体结构与该封合材料层上， 且该第二介电层与该半导体结构接触；以及多个第二导通孔，设置于该第一基板、该封合材料层与该第二基板中， 使该第 一 图案化线路层电性连接该第二图案化线路层。
8. 如权利要求7所述的内埋式芯片封装结构，其中该封合材料层的材 质包括模封化合物或灌注化合物。
9. 如权利要求7所述的内埋式芯片封装结构，其中该封合材料层进一 步包括设置于该半导体结构上。
10. 如权利要求7所述的内埋式芯片封装结构，其中该半导体结构为具 有该第一电气接垫的半导体芯片。
11. 如权利要求7所述的内埋式芯片封装结构，其中该半导体结构为由 半导体芯片与金属层构成，且该第一电气接垫位于该半导体芯片上。
12. 如权利要求7所述的内埋式芯片封装结构，其中该半导体结构包括 第一半导体芯片，该第一半导体芯片上具有该第一电气接垫； 连接层，设置于该第一半导体芯片上；以及第二半导体芯片，设置于该连接层上，该第二半导体芯片的上表面具有 多个第二电气接垫，且其下表面与该连接层接触。
13. 如权利要求12所述的内埋式芯片封装结构，其中该连接层为黏着
14. 如权利要求12所述的内埋式芯片封装结构，进一步包括多个第三 导通孔，以使该第二图案化线路层电性连接该第二电气接垫。
15. —种芯片堆栈封装结构，包括承载组件，该承载组件为如权利要求7项至第14所述的内埋式芯片封 装结构其中之一；以及至少一个芯片封装结构，设置于该承载组件上，且与该承载组件电性连 接，其中该芯片封装结构为选自如权利要求1项至第6所述的内埋式芯片封 装结构。
16. 如权利要求15所述的芯片堆栈封装结构，其中该承载组件与该芯 片封装结构可以利用焊引线或是金属凸块方式进行电性连接。
17. —种内埋式芯片封装结构的制造方法，包括在载板上形成半导体结构，其中该半导体结构上已形成有多个第 一 电气接垫，且该第一电气接垫与该载板接触；于该半导体结构周围的该载板上形成封合材料层； 移除该载板；于该封合材料层与该半导体结构上形成第一基板，其中该第一基板包括 至少一个第一介电层与形成于该第一介电层上的至少一个第一图案化线路 层，且该第一介电层与该半导体结构接触；以及于该第 一基板中形成多个第 一导通孔，以使该第 一 图案化线路层电性连 接该第一电气接垫。
18. 如权利要求17所述的内埋式芯片封装结构的制造方法，其中于该 半导体结构周围的该载板上形成该封合材料层的方法包括，进行压模步骤或 灌注填充步骤。
19. 如权利要求17所述的内埋式芯片封装结构的制造方法，其中该封 合材料层的材质包括模封化合物或灌注化合物。
20. 如权利要求17所述的内埋式芯片封装结构的制造方法，其中该半 导体结构为具有该第一电气接垫的半导体芯片。
21. 如权利要求17所述的内埋式芯片封装结构的制造方法，其中该半 导体结构为由半导体芯片与金属层构成，且该第一电气接垫位于该半导体芯片上。
22. 如权利要求17所述的内埋式芯片封装结构的制造方法，其中该半 导体结构包括第 一半导体芯片，该第 一半导体芯片上具有该第 一电气接垫； 连接层，形成于该第一半导体芯片上；以及第二半导体芯片，形成于该连接层上，该第二半导体芯片上表面具有多 个第二电气接垫，且其下表面与该连接层接触。
23. 如权利要求22所述的内埋式芯片封装结构的制造方法，其中该连 接层为黏着层或金属层。
24. 如权利要求17所述的内埋式芯片封装结构的制造方法，其中在该第一基板中形成该些第一导通孔之前，进一步包括于该封合材料层与该半导体结构上形成第二基板，其中该第二基板包括至少一个第二介电层与形成 于该第二介电层上的至少一个第二图案化线路层，且该第二介电层与该半导体结构接触。
25. 如权利要求24所述的内埋式芯片封装结构的制造方法，进一步包括于该第基板、该第二基板与该封合材料层中形成多个第二导通孔，以使该第一图案化线路层电性连接该第二图案化线路层。
26. 如权利要求24所述的内埋式芯片封装结构的制造方法，其中该封合材料层进一步包括形成于该半导体芯片与该第二基板之间。
27. 如权利要求24所述的内埋式芯片封装结构的制造方法，其中该半导体结构为具有该第一电气接垫的半导体芯片。
28. 如权利要求24所述的内埋式芯片封装结构的制造方法，其中该半导体结构为由半导体芯片与金属层构成，且该第一电气接垫位于该半导体芯片上。
29. 如权利要求24所述的内埋式芯片封装结构的制造方法，其中该半导体结构包括第一半导体芯片，该第一半导体芯片上具有该第一电气接垫； 连接层，形成于该第一半导体芯片上；以及第二半导体芯片，形成于该连接层上，该第二半导体芯片上表面具有多个第二电气接垫，且其下表面与该连接层接触。
30. 如权利要求29所述的内埋式芯片封装结构的制造方法，其中该连接层为黏着层或金属层。
31. 如权利要求29所述的内埋式芯片封装结构的制造方法，进一步包括于该第二基板中形成多个第三导通孔，以使该第二图案化线路层电性连接该第二电气接垫。
32. —种内埋式芯片封装结构的制造方法，包括 在载板上形成第一基板，其中该第一基板包括至少一个第一介电层与形成于该第一介电层上的至少一个第一图案化线路层，且该第一图案化线路层 与该载板接触；在该第一基板上形成半导体结构，其中该半导体结构上已形成有多个第 一电气接垫，且该第一电气接垫与该第一基板接触；于该半导体结构周围的该第一基板上形成封合材料层； 移除该栽板；以及于该第 一基板中形成多个第 一导通孔，以使该第 一 图案化线路层电性连接该第一电气接垫。
33. 如权利要求32所述的内埋式芯片封装结构的制造方法，其中于该 半导体结构周围的该第一基板上形成该封合材料层的方法包括，进行压模步 骤或灌注填充步骤。
34. 如权利要求32所述的内埋式芯片封装结构的制造方法，其中该封 合材料层的材质包括模封化合物或灌注化合物。
35. 如权利要求32所述的内埋式芯片封装结构的制造方法，其中该半 导体结构为具有该第一电气接垫的半导体芯片。
36. 如权利要求32所述的内埋式芯片封装结构的制造方法，其中该半 导体结构为由半导体芯片与金属层构成，且该第一电气接垫位于该半导体芯片上。
37. 如权利要求32所述的内埋式芯片封装结构的制造方法，其中该半 导体结构包括第一半导体芯片，该第一半导体芯片上具有该第一电气接垫； 连接层，形成于该第一半导体芯片上；以及第二半导体芯片，形成于该连接层上，该第二半导体芯片上表面具有多个第二电气接垫，且其下表面与该连接层接触。
38. 如权利要求37所述的内埋式芯片封装结构的制造方法，其中该连 接层为黏着层或金属层。
39. 如权利要求32所述的内埋式芯片封装结构的制造方法，其中在该 第一基板中形成该第一导通孔之前，进一步包括于该封合材料层与该半导 体结构上形成第二基板，其中该第二基板包括至少一个第二介电层与形成于 该第二介电层上的至少一个第二图案化线路层，且该第二介电层与该半导体结构接触。
40. 如权利要求39所述的内埋式芯片封装结构的制造方法，进一步包 括于该第一基板、该第二基板与该封合材料层中形成多个第二导通孔，以使 该第 一 图案化线路层电性连接该第二图案化线路层。
41. 如权利要求39所述的内埋式芯片封装结构的制造方法，其中该封 合材料层进一步包括形成于该第 一半导体芯片与该第二基板之间。
42. 如权利要求39所述的内埋式芯片封装结构的制造方法，其中该半 导体结构为具有该第一电气接垫的半导体芯片。
43. 如权利要求39所述的内埋式芯片封装结构的制造方法，其中该半导体结构为由半导体芯片与金属层构成，且该第一电气接垫位于该半导体芯片上。
44. 如权利要求39所述的内埋式芯片封装结构的制造方法，其中该半 导体结构包括第一半导体芯片，该第一半导体芯片上具有该第一电气接垫； 连接层，形成于该第一半导体芯片上；以及第二半导体芯片，形成于该连接层上，该第二半导体芯片上表面具有多 个第二电气接垫，且其下表面与该连接层接触。
45. 如权利要求44所述的内埋式芯片封装结构的制造方法，其中该连 接层为黏着层或金属层。
46. 如权利要求44所述的内埋式芯片封装结构的制造方法，进一步包 括于该第二基板中形成多个第三导通孔，以使该第二图案化线路层电性连接 该第二电气接垫。
全文摘要
一种内埋式芯片封装结构，此结构包括基板、半导体结构、封合材料层以及多个导通孔。其中，基板包括至少一个介电层与设置于介电层上的至少一个图案化线路层。半导体结构设置于基板上，此半导体结构上具有多个电气接垫，且这些电气接垫与介电层接触。封合材料层设置于半导体结构周围的基板上。另外，多个导通孔设置于基板中，以使图案化线路层电性连接这些电气接垫。
文档编号H01L23/488GK101202259SQ20061016930
公开日2008年6月18日 申请日期2006年12月13日 优先权日2006年12月13日
发明者沈里正 申请人:财团法人工业技术研究院