专利名称：高压元件的制作方法
技术领域：
本发明有关于一种半导体元件及其形成方法，特别有关于一种具有低导通电阻(on-resistance)和高击穿电压(breakdown voltage)的高压元件。
技术背景一般而言，将至少一个高压晶体管与低压电路设置于同一芯片的高压集 成电路(high-voltage integrated circuits)被广泛用于许多电子应用方面。击穿电 压(breakdown voltage)和导通电阻(on-resistance， Ron)为应用于高压功率开关 电路(power switch circuit)的金属氧化物半导体场效应晶体管 (metal-oxide-semiconductor field effect transistor, 以下简称MOSFET)的两个 重要特性。为了改善结合高压功率开关电路和MOSFET的操作，建议利用 具有高击穿电压和低导通电阻的MOSFET。然而，在现今制造工艺中，高击 穿电压和低导通电阻为两个相互矛盾的参数。横向扩散功率MOSFET (lateral diffused power MOSFET)基本上为具有 共平面的源极区和漏极区的MOSFET。此种横向扩散功率MOSFET的缺点 之一为当施加高电压于横向扩散功率MOSFET时，其无法维持低导通电 阻。导通电阻为电流流经元件时产生热的一种电流功率损耗。当元件的导通 电阻变大时，元件的性能就会变低。因此，在场氧化物区下方的n型阱区中 嵌入场效应环状物(p型环状结构)以降低表面电场，并改善漂浮区(drift region) 的空乏区耐受能力。如此可以增加漂浮区的杂质浓度，且可降低元件的导通 电阻。然而，元件的击穿电压仍不足以承受功率尖脉冲(powerspikes)。击穿 电压为正常高电阻元件(例如MOS电容或反向偏压的p-n结)承受电流流经的 电压值。当电压值大于击穿电压时，电流会穿过元件，而对元件造成骤变及 不可回复的损伤。使得元件不堪使用且需更换。因此极需增加元件的击穿电 压。元件的击穿电压和导通电阻具有权衡关系(trade-offrelationship)。对于高压功率开关应用而言，较低的导通电阻指的是较高的性能，而较高的击穿电压指的是较高的功率尖脉冲耐受性。因此，需要一种新的MOSFET，其在高 电压下具有较低的导通电阻和较高的击穿电压。发明内容本发明实施例包括具有降低表面电场结构的高压元件，其介于漏极区和 栅极之间，以增加元件击穿电压，且同时维持导通电阻(on-resistance)。本发明提供一种高压元件，包括半导体基板；第一阱区，位于上述半 导体基板中，上述第一阱区具有第一导电类型；第二阱区，位于上述半导体 基板中，且相邻于上述第一阱区，上述第二阱区具有相反于上述第一导电类 型的第二导电类型；场效应环状物，形成于一部分上述第一阱区上，其中上 述场效应环状物的顶面包括至少一个曲面凹陷，上述场效应环状物具有上述 第二导电类型；场效应电介质区，形成于一部分上述场效应环状物上，且延 伸至上述第一阱区；栅极结构，形成于一部分上述场效应电介质区上，且延 伸至一部分上述第二阱区。如上所述的高压元件，其中该场效应环状物包括至少两个曲面凹陷。如上所述的高压元件，其中该第一导电类型为n型。如上所述的高压元件，其中该第二导电类型为p型。如上所述的高压元件，还包括外延层，形成于该半导体基板中，且大体 上相邻于该第一阱区，该外延层具有该第二导电类型，其中该第二阱区形成 于该外延层中。如上所述的高压元件，还包括漏极区，形成于该第一阱区中，且大体上 不相邻于该场效应环状物。如上所述的高压元件，其中该场效应环状物具有至少一个曲面凹陷表 面，其形成于该栅极结构和该漏极区之间。如上所述的高压元件，还包括源极区，形成于该第二阱区中，且相邻于 该栅极结构。如上所述的高压元件，其中该场效应电介质区为氧化硅区。 本发明提供一种高压元件的形成方法，包括提供基板，提供半导体基 板，其包括第一区域和第二区域，上述第二区域大体上相邻上述第一区域；在上述半导体基板上提供图案化结构，以暴露出至少一部分上述第一区域； 进行第一离子注入工艺，以在暴露的一部分上述第一区域上形成至少一个掺 杂区，上述掺杂区具有第一导电类型；进行第一氧化工艺，以在暴露一部分 的上述第一区域上形成至少一个氧化区；移除上述图案化结构，然后形成第 一掩模层，以覆盖上述第二区域；进行第二离子注入工艺，以在上述第一区 域上形成第一阱区，上述第一阱区具有上述第一导电类型；移除上述第一掩 模层，然后形成第二掩模层，以覆盖上述第一区域；进行第三离子注入工艺， 以在上述第二区域上形成第二阱区，上述第二阱区具有上述第二导电类型； 移除上述第二掩模层；移除至少一个上述氧化区，以在上述第一阱区的顶面 上形成至少一个曲面凹陷。本发明能够增加元件击穿电压，同时维持导通电阻。
图1至图7为本发明实施例的具有降低表面电场(RESURF)结构的 LDMOS晶体管的阱区氧化工艺剖面图。图8显示在本发明实施例的具有降低表面电场(RESURF)结构的LDMOS 晶体管中形成外延层。图9至图10为本发明实施例的具有降低电场(RESERF)结构的LDMOS 的蚀刻工艺剖面图。其中，附图标记说明如下1 第一区域；10 半导体基板；14 氮化硅层；18~开口；22 n型区域；26 第二光致抗蚀剂层；30 n型阱区；34 p型离子注入工艺； 36 p型阱区； 39 蚀刻工艺；2 第二区域；12 垫氧化层；16 第一光致抗蚀剂层；20、 28 n型离子注入工艺;24 氧化物区；27~掩模层；32 第三光致抗蚀剂层； 35 外延层； 38 曲面凹陷； 40 场效应环状物；42 第一场效应电介质区; 46 栅极介电层； 50 栅极结构； 52 漏极区；44 第二场效应电介质区;48~栅极层；51 源极区；53 p型重掺杂区。
具体实施方式
本发明优选实施例提供例如横向双重扩散金属氧化物半晶体管(lateral double-diffUsed MOS，以下简称LDMOS)元件的高压元件，其具有降低表面 电场(reduce surface field, RESURF)结构，介于漏极区和栅极之间，以在维持 低导通电阻(on-resistance)的同时提升击穿电压。降低表面电场工艺形成场效 应环状物，以重新分布LDMOS内的电场密度，因此可以得到低导通电阻。 在实施例中，上述场效应环状物为p型环状物，其位于介于n型漏极区和栅 极之间的n型阱区中，且上述场效应环状物具有特殊的形貌结构 (topography),其具有至少两个曲面凹陷。可利用阱区热氧化工艺或蚀刻工艺 形成上述特殊的形貌结构。具有降低表面电场(reduce surface field,以下简称 RESURF)结构的LDMOS晶体管可以结合不同的工艺步骤，例如高压工艺， 低压混模(mixed mode)工艺或低压逻辑(logic)工艺。下文特举出本发明的实施例，并配合所附附图作详细说明，而在附图与 说明中所使用的相同符号表示相同或类似的部分，且在附图中的形状与厚度 有时会因清楚与方便起见而夸大些。此处仅描述与本发明直接相关的元件形 成部分或直接参与本发明的装置。在此不特别显示或描述的元件可被本领域 技术人员所知的各种形成。此外，当提到一层位于另一层上或位于基板上， 其表示直接位于另一层或该基板上，或代表位于多层间。请参考图1至图7，其系显示本发明实施例的形成具有降低表面电场 (RESURF)结构的LDMOS晶体管的阱区氧化工艺剖面图。请参考图l，提供半导体基板IO，其包括第一区域1和第二区域2，上 述第一区域1用以形成高压n型阱区，而上述第二区域2用以形成高压p型 阱区。在本发明的实施例中，半导体基板10为p型基板。半导体基板10可 包括块状硅(bulk silicon)、掺杂或未掺杂的绝缘层上覆硅(silicon-on-insulator, SOI)基板，或为绝缘层上覆硅(silicon-on-insulator， SOI)基板的有源区(activelayer)。 一般而言，绝缘层上覆硅(SOI)基板包括半导体材料层，举例来说， 硅(silicon)、锗(germanium)、锗化硅(silicon germanium)、绝缘层上覆硅(SOI)、 绝缘层上覆锗化硅(silicongermanium-on-insulator， SGOI)或其组合。也可使用 包括多层基板、梯度基板(gradient substrate)或晶向混合基板(hybrid substrate) 等其他基板。在降低表面电场(RESURF)工艺中，需要图案化结构用以标识预定氧化 区域的形成位置。举例来说，在基板10上形成垫氧化层12、氮化硅层14和 光致抗蚀剂层16。接着，利用光刻和干蚀刻工艺，图案化垫氧化层12、氮 化硅层14和光致抗蚀剂层16，以形成至少一个开口 18，并暴露出基板10 的预定部分的第一区域1。如图1所示，提供两个开口 18以定义两个预定氧 化区的形成位置。然后，以图案化结构作为离子注入掩模，在基板10上进 行n型离子注入工艺20，在基板10的第一区域1中形成n型区域22。请参考图2，进行热氧化工艺，以分别在n型区域22的暴露表面上形成 两个氧化物区24。接着，移除第一光致抗蚀剂层16。之后，移除氮化硅层 14。然后，在垫氧化层12上形成第二光致抗蚀剂层26，以覆盖基板10的第 二区域2。接着，如图3所示，以第二光致抗蚀剂层26作为离子注入掩模， 进行另一个n型离子注入工艺28，以在基板10的第一区域1上形成n型阱 区30(包括n型区域22)。举例来说，可利用注入例如磷(phosphorous)的能量 约为180KeV，杂质浓度介于3xl0"至3xlO"之间的n型杂质以形成n型阱 区30。在其它实施例中，可使用例如砷(arsenic)、氮(nitrogen)、锑(antimony)、 其组合或类似的其它n型杂质形成n型阱区30。在实施例中，n型阱区30 的厚度介于4fim至lOjim之间。在图4中，从第二区域2移除第二光致抗蚀剂层26。然后，形成第三光 致抗蚀剂层32以覆盖第一区域1。第三光致抗蚀剂层32作为后续p型离子 工艺34的离子注入掩模。进行p型离子制工艺34之后，在第二区域2上形 成p型阱区36，其大体上相邻于n型阱区30。因此，在n型阱区30和p型 阱区36之间造成结(junction)。举例来说，可利用注入例如硼(boron)的能量 约为100KeV，杂质浓度介于lxlO"至2xl0"之间的n型杂质以形成p型阱 区36。在实施例中，p型阱区36的厚度介于2^im至6^im之间。在其它实施 例中，可使用例如镓(gallium)、铝(aluminum)、铟(indium)、上述组合或类似的其它p型杂质形成p型阱区36。在图5中，移除光致抗蚀剂层32。接着，利用例如湿蚀刻方式，将垫氧 化层12和氧化物区24从基板10移除，以在n型阱区30的顶面上形成两个 曲面凹陷38。然后，在图6中，在一部分n型阱区30中反掺杂(counter doped)p 型杂质，以形成场效应环状物40(p型环状结构)。场效应环状物40具有两个 曲面凹陷的特殊形貌结构，其可作为降低表面电场结构。可利用硼掺杂一部 分的n型阱区30，其掺杂深度介于0.4pm至2pm，优选为lpm。在其它实施 例中，可使用例如镓(gallium)、铝(aluminum)、铟(indium)、上述组合或类似 的其它p型杂质形成场效应环状物40。图7显示在上述高压元件区上形成场效应电介质区(field dielectric regkm)、栅极结构和源/漏极区。在场效应环状物40上形成第一场效应电介 质区42，且在部分p型阱区36和n型阱区30上形成第二场效应电介质区 44。在本实施例中，可采用浅沟槽隔离物(shallowtrench isolation, STI)制造工 艺或区域性硅氧化(local oxidation of silicon , LOCOS)隔离物制造工艺以形成 第一场效应电介质区42和第二场效应电介质区44。在实施例中，第一场效 应电介质区42和第二场效应电介质区44优选为同时形成。第一场效应电介 质区42和第二场效应电介质区44可包括二氧化硅，其可利用图案化掩模层 (图未显示)以暴露出部分半导体基板10。在氧气环境下，以约98(TC的温度 加热半导体基板10。然后，移除上述掩模层。第一场效应电介质区42和第 二场效应电介质区44的厚度介于3000A至7000A之间。然而，在另一实施 例中，第一场效应电介质区42和第二场效应电介质区44可包括其它的厚度 或组成材料。接着，在第一场效应电介质区42上部的上方形成栅极结构50，且延伸 至一部分p型阱区36。栅极结构50包括栅极介电层46和栅极层48。栅极 介电层46可为氧化硅(silicon oxide)、氮氧化硅(silicon oxynitride)、氮化硅 (silicon nitride)、高介电常数电介质(high-k dielectrics)(例如介电常数大于4)、 过渡金属氧化物(transition metal oxide)或稀土金属氧化物(rare earth metal oxide)组成，可以适当工艺，例如热氧化(thermal oxidation)或化学气相沉积 (chemical vapor deposition, CVD)等方式形成栅极介电层46。由于高压元件制 造工艺的尺寸需求，需特别选择栅极介电层46的厚度。栅极层48可为多晶硅(polysilicon)、非晶硅(amorphous silicon)、掺杂多晶硅(doped polysilicon)、 锗(polysilicon-germanium)、金属(metal)或其组合，可利用化学气相沉积 (CVD)、溅镀(sputtering)或热生长工艺(thermal growth process)等方式形成栅 极层48。可选择性地硅化栅极层48的表面。在p型阱区36上形成源极区51，且在n型阱区30上形成漏极区52。 举例来说，可利用注入例如磷(phosphorous)的能量约为80KeV，杂质浓度介 于lxl0"至2xl(^之间的n型杂质以形成源极区51和漏极区52。然而，在 其它实施例中，也可使用例如砷(arsenic)、氮(nitrogen)、锑(antimony)、上述 组合或类似的其它n型杂质形成源极区51和漏极区52。另外，在p型阱区 36上形成p型重掺杂(p+)区53。举例来说，可利用注入例如硼(boron)的能量 约为70KeV，杂质浓度介于lxl(T至2xl0"之间的n型杂质以形成p型重掺 杂(p+)区53。在其它实施例中，可使用例如镓(gallium)、铝(aluminum)、铟 (indium)、上述组合或类似的其它p型杂质形成p型重掺杂(p+)区53。漏极 区52形成于第一区域1中，且介于第一场效应电介质区42和第二场效应电 介质区44之间，且大体上不相邻于场效应环状物40。源极区51形成于第二 区域2中，且相邻于栅极结构50，且利用第二场效应电介质区44与p型重 掺杂(p+)区53隔开。请参考图7， LDMOS元件包括介于漏极区52和栅极层48之间的降低 电场(RESURF)结构，其为在硅材料上包括至少一个曲面凹陷38的特殊结构， 其可在维持低导通电阻(on-resistance)的同时，增加击穿电压。元件击穿现象 一般发生在硅基板表面，特别在场电介质边缘、多晶硅边缘和漏极区侧。上 述降低电场(RESURF)结构可降低表面电场，以增加元件击穿电压，而不增 加导通电阻(on-resistance)。因此，可比公知结构更有效利用n型漂浮区。图8显示在半导体基板10中形成本发明实施例的外延层35。其中元件 与图7相同或类似的部分，则可参考前面的相关叙述，在此不作重复叙述。 外延层35为掺杂半导体材料，优选为例如硅的p型半导体。上述掺杂半导 体材料优选以外延方式形成。然而，也可利用其它方式形成掺杂半导体材料。 此处提及的掺杂半导体材料为p型外延层。上述p型外延层的厚度介于2(mi 至5pm之间，更优选为4pm。然而，上述p型外延层也可为其它厚度。举例 来说，可掺杂硼(boron)形成上述p型外延层。然而，在其它实施例中，可使用例如镓(gallium)、铝(aluminum)、铟(indium)、上述组合或类似的其它p型 杂质形成上述p型外延层。图9至图10为本发明实施例的具有降低电场(RESERF)结构的LDMOS 的蚀刻制造工艺剖面图。其中元件与图l至图7相同或类似的部分，则可参 考前面的相关叙述，在此不作重复叙述。如图9所示，提供半导体基板IO， 其包括位于第二区域2中的p型阱区36和位于第一区域1的n型阱区30。 然后，在图10中，在半导体基板10上方形成掩模层27，以在暴露出的至少 一个预定部分的n型阱区30。接着进行蚀刻工艺39，在暴露的半导体基板 10表面上形至少一个曲面凹陷38。移除掩模层27，之后以p型杂质反掺杂 一部分n型阱区30，以形成场效应环状物40(p型环状结构)。场效应环状物 40具有至少一个曲面凹陷38的特殊形貌结构，其可作为降低表面电场 (RESURF)结构。虽然本发明已以优选实施例公开如上，然其并非用以限制本发明，本领 域技术人员在不脱离本发明的精神和范围内，当可做些许变更与修饰，因此 本发明的保护范围当视所附的权利要求书所界定的范围为准。
权利要求
1.一种高压元件，包括半导体基板；第一阱区，位于该半导体基板中，该第一阱区具有第一导电类型；第二阱区，位于该半导体基板中，且相邻于该第一阱区，该第二阱区具有相反于该第一导电类型的第二导电类型；场效应环状物，形成于一部分该第一阱区上，其中该场效应环状物的顶面包括至少一个曲面凹陷，该场效应环状物具有该第二导电类型；场效应电介质区，形成于一部分该场效应环状物上，且延伸至该第一阱区；以及栅极结构，形成于一部分该场效应电介质区上，且延伸至一部分该第二阱区。
2. 如权利要求1所述的高压元件，其中该场效应环状物包括至少两个曲 面凹陷。
3. 如权利要求1所述的高压元件，其中该第一导电类型为n型。
4. 如权利要求1所述的高压元件，其中该第二导电类型为p型。
5. 如权利要求1所述的高压元件，还包括外延层，形成于该半导体基板 中，且大体上相邻于该第一阱区，该外延层具有该第二导电类型，其中该第 二阱区形成于该外延层中。
6. 如权利要求1所述的高压元件，还包括漏极区，形成于该第一阱区中， 且大体上不相邻于该场效应环状物。
7. 如权利要求6所述的高压元件，其中该场效应环状物具有至少一个曲 面凹陷表面，其形成于该栅极结构和该漏极区之间。
8. 如权利要求1所述的高压元件，还包括源极区，形成于该第二阱区中， 且相邻于该栅极结构。
9. 如权利要求1所述的高压元件，其中该场效应电介质区为氧化硅区。
全文摘要
本发明提供一种高压元件，包括半导体基板；第一阱区，位于上述半导体基板中，上述第一阱区具有第一导电类型；第二阱区，位于上述半导体基板中，且相邻于上述第一阱区，上述第二阱区具有相反于上述第一导电类型的第二导电类型；场效应环状物，形成于一部分上述第一阱区上，其中上述场效应环状物的顶面包括至少一个曲面凹陷，上述场效应环状物具有上述第二导电类型；场效应电介质区，形成于一部分上述场效应环状物上，且延伸至上述第一阱区；栅极结构，形成于一部分上述场效应电介质区上，且延伸至一部分上述第二阱区。本发明能够增加元件击穿电压，同时维持导通电阻。
文档编号H01L29/78GK101252147SQ20071016219
公开日2008年8月27日 申请日期2007年12月21日 优先权日2007年2月20日
发明者巫宗晔, 李定邦, 蒋柏煜, 陈富信, 黄宗义 申请人:台湾积体电路制造股份有限公司