具有高耐压mosfet的半导体器件及其制造方法

专利名称：具有高耐压mosfet的半导体器件及其制造方法
技术领域：
本发明涉及具有高耐压MOSFET的半导体器件及其制造方法，尤其涉及混 合装载高耐压MOSFET和低耐压MOSFET的半导体器件及其制造方法。
背景技术：
高耐压MOSFET需要确保耐击穿电压的长的栅极长度和作为漂移区的低浓 度扩散区等，因而与低耐压MOSFET相比，规模非常大。尤其是将源极和漏极 区沿半导体衬底表面横向配置的横型高耐压MOSFET，该规模的扩大显著。
以往， 一直提出各种此规模大的横型高耐压MOSFET的縮小化技术。作为 此縮小化技术中的一种，日本国专利特开平6—151453号公报提出在垂直方向 形成漂移区谋求大幅度縮小高耐压MOSFET占据的漂移区的方法。用图7说明 该高耐压MOSFET的元件结构。如图7所示，在半导体衬底100上，以栅极绝 缘膜101为中介形成栅极102，在栅极102的两侧的半导体衬底100上形成沟 103，在栅极102侧的沟侧壁设置电场缓冲层104(漂移区)，又在沟底部侧的半 导体衬底100的上层部形成源极和漏极区105。
横型的MOSFET结构中，作为抑制短沟道效应且縮小晶体管体积的方法， 提出以日本国专利特开2002 — 343963号公报为代表的各种沟道栅极型 MOSFET。用图8说明该沟道栅极型MOSFET的制造方法。
在半导体衬底110上形成元件分离区111后(参考图8(a))，利用杂质离子注 入形成源极和漏极区112(参考图8(b))。接着，淀积CVD氧化膜113后，在使 晶体管的沟道区的CDV氧化膜113开口的同时，蚀刻源极一漏极区112的Si 层，设置第1Si沟114(参考图8(c))。接着，组合CVD(化学汽相淀积)法和各向 异性蚀刻，在第l沟侧壁形成氧化膜等绝缘膜的侧阱115，同时还形成第2Si 沟116(参考图8(d))。接着，利用热氧化，在第2Si沟116的底部淀积栅极氧化
膜117。然后，用多晶硅等栅极材料填埋第1和第2沟114、 116的内部，从而 形成栅极118(参考图8(e))。
根据上述日本国专利特开平6— 151453号公报的高耐压MOSFET，高耐压 晶体管占据的漂移区的规模的确小于以往的该区，但不能縮小用于确保耐击穿 电压的沟道长度。而且，沟部分形成非常大的高低差，所以高耐压晶体管和低 耐压晶体管混合装载的半导体器件中，不利于作为整个半导体器件的微细化。
又，根据日本国专利特开2002 — 343963号公报的沟道栅极型MOSFET，在 縮小电源电压低(< 1.8伏)的微细晶体管方面取得效果，但需要电场缓冲用的漂 移区的高耐压MOSFET(10伏 50伏)中不能原样应用该元件结构。

发明内容
本发明是鉴于上述问题而完成的，其目的在于提供一种具有能与低耐压晶 体管混合装载且微细化并容易调整耐压的横型高耐压MOSFET的半导体器件。
为了到达上述目的，本发明的半导体器件，在半导体衬底上具有元件分离 区、利用所述元件分离区分区的激活区和形成在所述激活区的至少l个分区的 高耐压用激活区的高耐压MOSFET，该高耐压MOSFET具有形成在第1导 电型的所述高耐压用激活区的沟部；形成在夹住所述沟部的两侧的所述高耐压 用激活区的上表面，并按与第l导电型相反的第2导电型注入杂质的2个多晶 硅层；位于夹住所述沟部的两侧，并对所述多晶硅层的下部的所述高耐压用激 活区的表面按所述第2导电型注入杂质的2个杂质扩散漂移层；以及以栅极氧 化膜为中介，形成在所述沟部的底面和侧面以及所述各多晶硅层的靠近所述沟 部侧的邻近区的所述沟部侧的端面和上表面的栅极，在所述2个多晶硅层的不 受所述栅极覆盖的所述邻近区以外的部分分别形成源极区和漏极区。
根据此第l特征的半导体器件，由于在沟部的下部形成沟道区，因此漂移 层不因扩散而往沟道方向延伸，从而抑制短沟道效应，谋求縮小栅极长度，能 縮小确保耐击穿电压的沟道长度和成为电场缓冲层的漂移长度。而且，多晶硅 层的漏极区与杂质扩散漂移层一起作为漂移层起作用，这些漂移层和沟道区能 形成为根据沟部自匹配。其结果，能谋求高耐压MOSFET的大幅度縮小化。
又，由于能利用光刻制版方便地调整多晶硅层首部的栅极与多晶硅层的邻 近区的重叠量，因此能调整耐压。因而，即使半导体器件的工作电压规范更改，
也不必更改形成高耐压MOSFET的制造工序。
最好本发明的半导体器件，其中所述沟部的离开所述高耐压用激活区的表 面的深度，比所述杂质扩散漂移层深。据此，相对于杂质扩散漂移层较后形成 沟部时，由于沟部较深，因此能在夹住沟部的两侧自匹配地形成杂质扩散漂移 层。
而且，最好所述沟部的离开所述高耐压用激活区的表面的深度，在300纳 米至900纳米的范围内，最好所述沟部的由所述2个多晶硅层之间的宽度规定 的栅极长度，在300纳米至1200纳米的范围内。
最好本发明的半导体器件，将所述2个多晶硅层的至少一方形成为从所述 激活区的上表面延伸到所述元件分离区的上表面。这里，最好在所述多晶硅层 的所述元件分离区的上表面部分，形成所述源极区或所述漏极区。
根据上述第2特征，能将至少源极区和漏极区的一方配置在元件分离区上， 使源极区和漏极区的任一方与半导体衬底之间产生的寄生电容减小，高耐压 MOSFET能进一步高速动作。而且，能有效利用元件分离区，所以能谋求高耐 压MOSFET的大幅度縮小化。
最好本发明的半导体器件，除上述任一特征外，还使所述2个多晶硅层的 所述邻近区的沿背离所述沟部的方向的长度，在200纳米至1000纳米的范围 内，根据所述邻近区的长度，将所述高耐压MOSFET的耐压调整在10伏至40 伏的范围内。
最好本发明的半导体器件，在所述2个多晶硅层的形成所述源极区和漏极 区的部分的上表面以及所述栅极的上表面，形成硅化物膜。据此，能减小栅极、 源极、漏极各自的布线电阻，使高耐压MOSFET能进一步高速动作。
最好本发明的半导体器件，在不形成所述高耐压MOSFET的所述激活区的 其它分区，形成低耐压MOSET。这里，最好用同一材料同时形成所述高耐压 MOSFET和所述低耐压MOSFET。据此，利用本发明的半导体器件，能装载用 低耐压MOSFET构成的逻辑电路。而且，其结构适合与低耐压MOSFET混合
装载的高耐压MOSFET微细化，因此能分别对低耐压MOSFET和高耐压 MOSFET最大限度地进行伴随加工技术换代的微细化。又，通过用同一材料同 时形成低耐压MOSFET和高耐压MOSFET,谋求低耐压MOSFET和高耐压 MOSFET的形成工序部分共用，从而能谋求制造工序简化，并抑制制造成本。 又，为了达到上述目的，本发明的半导体器件制造方法的形成上述特征的 半导体器件的所述高耐压MOSFET的工序具有以下工序在所述半导体衬底上 形成所述元件分离区的工序；在所述激活区的至少1个分区形成所述第1导电 型的所述高耐压用激活区的工序；在所述高耐压用激活区的上表面形成所述多 晶硅层和第l氧化膜的工序；在所述多晶硅层和所述高耐压用激活区的表面， 以所述第l氧化膜为中介进行第2导电型的杂质离子注入的工序；形成贯通所 述第1氧化膜和所述多晶硅层以及注入所述杂质离子的所述高耐压用激活区的 表面部分并在上侧开口的沟部的工序；在所述沟部的侧面和底面以及所述第1 氧化膜的上表面，淀积栅极氧化膜和栅极材料膜的工序；对所述栅极材料膜制 作图案，并形成所述栅极的工序；以及在所述多晶硅层的不受所述栅极覆盖的 部分进行所述第2导电型杂质离子注入，并形成所述源极区和所述漏极区的工 序。
又，本发明的半导体器件制造方法的形成上述特征的半导体器件的所述高 耐压MOSFET的工序具有以下工序在所述半导体衬底上形成所述元件分离区 的工序；在所述激活区的至少1个分区形成所述第1导电型的所述高耐压用激 活区的工序；对所述高耐压用激活区的表面进行所述第2导电型杂质离子注入 的工序；在所述杂质离子注入后的所述高耐压用激活区的上表面，形成所述多 晶硅层和第1氧化膜的工序；形成贯通所述第1氧化膜和所述多晶硅层以及注 入所述杂质离子的所述高耐压用激活区的表面部分并在上侧开口的沟部的工 序；在所述沟部的侧面和底面以及所述第1氧化膜的上表面，淀积栅极氧化膜 和栅极材料膜的工序；对所述栅极材料膜制作图案，并形成所述栅极的工序； 以及在所述多晶硅层的不受所述栅极覆盖的部分进行所述第2导电型的杂质离 子注入，并形成所述源极区和所述漏极区的工序。
根据上述第l或第2特征的半导体器件制造方法，能制造取得上述第l特征的作用效果的半导体器件。
又，最好本发明的半导体器件制造方法，除上述第1或第2特征外，还在 形成所述沟部的工序与在所述沟部的侧面和底面以及所述第1氧化膜的上表面 淀积栅极氧化膜和栅极材料膜的工序之间，具有对所述沟部的底面的下方的所 述高耐压用激活区的内部区域进行所述第1导电型杂质离子注入，并形成沟道 阻挡区的工序。据此，该内部区域的杂质离子注入部位作为沟道阻挡部起作用， 从而能抑制短沟道效应。
最好本发明的半导体器件制造方法，除上述任一特征外，还具有利用对所 述高耐压用激活区的表面进行所述第2导电型杂质离子注入的工序，在所述高 耐压用激活区的表面形成的杂质扩散漂移层下方的区域中形成第2沟道阻挡区 的工序。据此，杂质扩散漂移层下方的区域作为沟道阻挡部起作用，能抑制短 沟道效应。
最好本发明的半导体器件制造方法，在形成所述沟部的工序与淀积所述栅 极材料膜的工序之间，进行在所述杂质扩散漂移层下方的区域进行所述第1导
电型杂质离子注入，并形成所述第2沟道阻挡区的工序。据此，杂质扩散漂移 层下方的区域作为沟道阻挡部起作用，能抑制短沟道效应。而且，能自匹配地 形成所述沟道阻挡区，取得简化工序和抑制制造成本的效果。
又，最好本发明的半导体器件制造方法，在形成所述第1导电型的所述高 耐压用激活区的工序和形成所述沟道阻挡区的工序中，用同一掩模进行杂质离 子注入。据此，取得简化工序和抑制制造成本的效果。
最好本发明的半导体器件制造方法，除上述任一特征外，还在形成所述沟 部的工序与淀积所述栅极材料膜的工序之间，进行形成所述第1导电型的所述 高耐压用激活区的工序，而且将所述高耐压用激活区代之以成为作为所述高耐 压用激活区的预定区域，并对该预定区域进行形成所述元件分离区的工序后的 形成所述沟部的工序前的处理。据此，能抑制沟部的深度偏差引起的高耐压 MOSFET的阈值电压的偏差。
最好本发明的半导体器件制造方法，还具有形成低耐压MOSFET的工序， 该形成低耐压MOSFET的工序具有以下工序形成所述元件分离区后在所述激活区的所述高耐压用激活区以外的至少一个分区，形成所述第1导电型低耐压 用激活区的工序；在所述低耐压用激活区的表面，形成所述低耐压MOSFET用 的栅极氧化膜的工序；在所述形成高耐压MOSFET的工序淀积所述栅极材料膜 的同时，用同一材料淀积所述低耐压MOSFET用的栅极材料膜的工序；在所述 形成高耐压MOSFET的工序对所述栅极材料膜制作图案的同时，对所述低耐压 MOSFET用的栅极材料膜制作图案，并形成低耐压用栅极的工序；以及夹住所 述低耐压用栅极地对两侧的所述低耐压用激活区的表面进行所述第2导电型杂 质离子注入，以形成所述低耐压MOSFET用的源极区和漏极区的工序。
又，同时进行所述形成高耐压MOSFET的工序的形成所述源极区以及所述 漏极区的工序中的所述第2导电型杂质离子注入、以及所述形成低耐压 MOSFET的工序的形成所述源极区以及所述漏极区的工序中的所述第2导电型 杂质离子注入，则更好。
通过还设置形成低耐压MOSFET的工序，能提供混合装载高耐压MOSFET 和由低耐压MOSFET构成的逻辑电路的半导体器件。而且，由于共用低耐压 MOSFET和高耐压MOSFET各自的形成工序的一部分，因此能谋求简化整个 半导体器件的制造工序，使制造成本得到抑制。


图1是以图解方式示出本发明半导体器件制造方法实施方式1的制造过程 的第1工序群的工序剖视图。
图2是以图解方式示出本发明半导体器件制造方法实施方式1的制造过程 的第2工序群的工序剖视图。
图3是以图解方式示出本发明半导体器件制造方法实施方式1的制造过程 的第3工序群的工序剖视图。
图4是以图解方式示出本发明半导体器件制造方法实施方式2的制造过程 的部分工序群的工序剖视图。
图5是以图解方式示出本发明半导体器件制造方法实施方式3的制造过程 的部分添加工序群的工序剖视图。
图6是示出一例本发明半导体器件的高耐压MOSFET的源极一漏极间耐压 与栅极和多晶硅漂移区的重叠长度的关系的特性图。
图7是以图解方式示出一例已有横型高耐压MOSFET的元件结构的剖视图。
图8是以图解方式示出已有沟道栅极型MOSFET的制造过程的工序剖视图。
图9是以图解方式示出本发明半导体器件制造方法实施方式4的制造过程 的部分添加工序及其前后的工序的工序剖视图。
图10是示出一例本发明半导体器件制造方法实施方式4的栅极长度(沟部宽 度)与阈值电压的关系的特性图。
图11是以图解方式示出本发明半导体器件制造方法实施方式4的杂质扩散 漂移层的下方区域中形成沟道阻挡区的另一实施方式的工序剖视图。
图12是以图解方式示出本发明半导体器件制造方法实施方式5的制造过程 的部分工序群的工序剖视图。
图13是以图解方式示出本发明半导体器件制造方法实施方式5的制造过程 的部分添加工序将其前后的工序的工序剖视图。
图14是示出一例本发明半导体器件的高耐压MOSFET实施方式5中的沟 部深度与阈值电压的关系的特性图。
具体实施例方式
下面，根据

本发明的半导体器件及其制造方法(下文称为"本发明 的器件"和"本发明的方法")的实施方式。
实施方式1
参照图1 图3的工序剖视图说明本发明装置中装载的高耐压MOSFET和 低耐压MOSFET的本发明方法的形成工序。再者，本实施方式中，为了说明简 单，设想高耐压MOSFET和低耐压MOSFET均为N沟道型MOSFET的情况进 行说明，但高耐压MOSFET和低耐压MOSFET通过改变杂质类型，同样能制 造P沟道型MOSFET。
首先，如图l(a)所示，在P型半导体衬底1上，用公知的STI(浅沟道绝缘) 技术形成深0.3微米 1.0微米Oim)的元件分离区2。由此，形成利用元件分离 区2分区的激活区。图l(a)中，左侧的激活区为利用后工序形成高耐压MOSFET 的高耐压用激活区，右侧的激活区为利用后工序形成低耐压MOSFET的低耐压 用激活区。
接着，如图l(b)所示，按膜厚10纳米 30纳米(nm)形成替化氧化膜3后， 利用P型杂质B(硼离子)的离子注入和热处理，分别形成高耐压用阱区4(高耐 压用激活区)和低耐压用阱区5(低耐压用激活区)。
接着，如图l(c)所示，仅高耐压用阱区4去除替化氧化膜3，并且在整个面 淀积厚250纳米的第1多晶硅膜6。接着，利用CVD法按膜厚IOO纳米淀积多 晶硅绝缘用的覆盖氧化膜7，并且用仅高耐压用阱区4开口的抗蚀剂掩模8， 在掺杂量5X10'2离子/cm2且注入能量100keV、掺杂量5X10"离子/cm2 且注入能量500keV这两个条件下，2阶段注入N型杂质，例如P(磷离子)，从 而在高耐压用阱区4的表面形成高耐压MOSFET用的漂移区9。这时，在第1 多晶硅膜6内也注入N型杂质，形成漂移层。
接着，如图l(d)所示，在去除低耐压用阱区5上的氧化膜7和第1多晶硅 膜6的同时，蚀刻并去除高耐压用阱区4内的氧化膜7、第1多晶硅膜6和高 耐压用阱区4表面的漂移区9的一部分区域，将贯通这些层并露出高耐压用阱 区4内的漂移区9下方的部分的沟部IO开口。将沟部IO的底面形成为位于漂 移区9下端的更下方，并且深度为离开半导体衬底1的表面300纳米 900纳 米的程度，最好深度为300纳米 500纳米的程度。将沟部10的宽度Lg(图l(d) 的左右方向)形成在300纳米 1200纳米的范围内。再者，沟部10的宽度相当 于高耐压MOSFET的栅极长度。可根据高耐压MOSFET的用途调整栅极长度 Lg(沟部IO的宽度)，本实施方式中，作为一个例子，将其取为600纳米的程度。
由此，分别在沟部IO的下部和夹住沟部IO的两侧，自匹配地形成沟道区 和两个漂移区9(相当于杂质扩散漂移层)。再者，形成沟部10后，根据需要， 对沟部10的2下部区域进行高耐压MOSFET的阈值电压控制用的B(硼离子) 或P(磷离子)的离子注入。应关注的方面是以延伸到元件分离区2的上部的状态，留下高耐压用阱 区4内的氧化膜7和第l多晶硅膜6。
接着，如图l(e)所示，为了免除硅层的蚀刻破损，以850'C 95(TC的温度 在氧氛围中进行20纳米 30纳米的氧化，并去除该氧化膜后，再次以85(TC 950'C的温度在氧氛围中进行10纳米 20纳米的氧化。又，用CVD法在整个 面淀积20纳米 30纳米厚的氧化膜，形成高耐压MOSFET用的栅极氧化膜11 。
接着，如图2(a)所示，去除低耐压用阱区5上的栅极氧化膜11，并以800 。C 90(TC的温度在氧氛围中进行5纳米 7纳米的氧化，形成低耐压MOSFET 用的栅极氧化膜12。
接着，如图2(b)所示，用CVD法以例如250纳米的厚度淀积成为高耐压 MOSFET和低耐压MOSFET各自的栅极13a、 13b的第2多晶硅膜13后，用 规定的抗蚀剂图案对第2多晶硅膜13进行蚀刻加工，将图案制作成各栅极13a、 13b。再者，形成装载在本发明的器件内的逻辑电路时，同时形成能高速动作 的低耐压MOSFET的栅极13b，所以按150纳米 350纳米的程度形成第2多 晶硅膜13的膜厚，同时用规定的图案对各栅极13a、 13b制作图案。
高耐压MOSFET的上部重叠第1多晶硅膜6的区域(靠近沟部19侧的邻近 区)，最终成为第1多晶硅膜6内的栅极漂移层。这里，如图6所示，高耐压 MOSFET的源极一漏极间的耐压以依赖于第1多晶硅膜6的栅极13a的重叠长 度Ld(邻近区的长度)的方式变化。图6示出栅极长度Lg为900纳米程度的重 叠长度Ld与源极一漏极间耐压的关系，在重叠长度Ld为0.2微米 1微米的 范围，得到23伏 41伏(V)程度的范围的中耐压的源极一漏极间耐压。图中未 示出，但在重叠长度Ld为0.3微米且栅极程度Lg为300纳米 1200纳米的范 围，得到得到10伏 25伏(V)程度的范围的中耐压的源极一漏极间耐压。再者， 为了防止第1多晶硅膜6内的漂移层(邻近区)与栅极13a之间的耐压的劣化， 最好将它们之间的氧化膜7的厚度(本实施方式中为IOO纳米)取为高耐压 MOSFET的栅极氧化膜11的厚度(本实施方式中为20纳米 30纳米)的2倍左 右或更大。
接着，如图2(c)所示，在整个面利用CVD法以100纳米的厚度淀积成为栅极13a、 13b的侧壁14的氧化膜后，对整个面进行内蚀刻处理，从而形成侧壁 14。
接着，如图2(d)所示，对第1多晶硅膜6和低耐压用阱区5的表面，在掺 杂量3X10"离子/cm2且注入能量40keV的条件下，以规定的图案注入源极 一漏极区用的As+(砷离子)后，利用RTA(快速热退火)法等施加热处理，进行 注入的N型杂质离子的激活，从而形成高耐压MOSFET和低耐压MOSFET各 自的源极一漏极区15a、 15b。
这里，将高耐压MOSFET的源极一漏极区15a形成在第1多晶硅膜6的不 受栅极13a和侧壁14覆盖的邻近区以外的包括延伸到元件分离区2的上部的区 域的部分。而且，第1多晶硅膜6的不受栅极13a和侧壁14覆盖的所述邻近区 作为漂移区起作用。
接着，如图3(a)所示，利用公知的技术，在高耐压MOSFET和低耐压 MOSFET各自的栅极13a、 13b和源极一漏极区15a、 15b的上表面形成硅化物 16，并利用CVD法以1微米的厚度淀积层间绝缘膜17(例如P-SiO)后，利用 CMP(化学机械抛光)法等进行平坦化。
接着，如图3(b)所示，将层间绝缘膜17部分开口，形成接触孔18，并利用 公知的技术在层间绝缘膜17上形成与高耐压MOSFET和低耐压MOSFET各自 的栅极13a、 13b和源极一漏极区15a、 15b连接的电极布线19。再者，图3(b) 中仅代表性地示出对部分电极的电极布线19。关于形成电极布线19后的工序， 由于与一般的半导体器件相同，.省略详细说明。 ，
利用以上技术，在同一P型半导体^"底1上，制造混合装载N沟道型的高 耐压MOSFET和低耐压MOSFET的本发明的器件。
实施方式2
接着，参照图4的工序剖视图说明本发明装置中装载的高耐压MOSFET和 低耐压MOSFET的本发明方法的形成工序的实施方式2。再者，本实施方式中， 为了说明简单，设想高耐压MOSFET和低耐压MOSFET均为N沟道型MO SFET 的情况进行说明，但高耐压MOSFET和低耐压MOSFET通过改变杂质类型，
同样能制造P沟道型MOSFET。再者，与实施方式1共同的部分标注共同的标 号进行说明。
首先，如图4(a)所示，在P型半导体衬底1上，用公知的STI技术形成深 0.3微米 1.0微米Oim)的元件分离区2。由此，形成利用元件分离区2分区的 激活区。图4(a)中，左侧的激活区为利用后工序形成高耐压MOSFET的高耐压 用激活区，右侧的激活区为利用后工序形成低耐压MOSFET的低耐压用激活 区。
接着，如图4(b)所示，按膜厚10纳米 30纳米(nm)形成替化氧化膜3后， 利用P型杂质B(硼离子)的离子注入和热处理分别形成高耐压用阱区4(高耐压 用激活区)和低耐压用阱区5(低耐压用激活区)。至此的工序与实施方式1相同。
接着，如图4(c)所示，为了形成高耐压MOSFET,用仅高耐压用阱区4开 口的抗蚀剂掩模20，在掺杂量5X10"离子/cm2且注入能量100keV的条件 下，注入N型杂质，例如P(磷离子)，在高耐压用阱区4的表面形成高耐压 MOSFET用的漂移区9。
接着，如图4(d)所示，仅高耐压用阱区4去除替化氧化膜3，并且在整个面 淀积厚250纳米的第1多晶硅膜6，接着，利用CVD法以厚度IOO纳米淀积多 晶硅绝缘用的覆盖氧化膜7。
实施方式2中，由于在淀积第1多晶硅膜6前进行用于形成漂移区9的离 子注入，与实施方式1不同，第1多晶硅膜6成为事先不注入N型杂质的状态。
接着，如图4(e)所示，在去除低耐压用阱区5'上的氧化膜7和第1多晶硅膜 6的同时，蚀刻并去除高耐压用阱区4内的氧化膜7、第1多晶硅层6和高耐 压用阱区4表面的漂移区9的一部分区域，将贯通这些层并露出高耐压用阱区 4内的漂移区9下方的部分的沟部IO开口。沟部IO的深度和沟部IO的宽度 Lg(图4(e)的左右方向)与实施方式1相同，省略重复的说明。
将沟部IO开口后，实施与实施方式1相同的工序(参照图2(a) (d))依次形 成低耐压MOSFET用的栅极氧化膜12、高耐压MOSFET和低耐压MOSFET 各自的栅极13a、 13b以及源极漏一极区15a、 15b。接着，实施与实施方式1 相同的工序(参照图3(a)、 (b))，进行层间绝缘膜17的淀积和平坦化，形成接触
孔18和电极布线19，从而与实施方式1同样地在同一P型半导体衬底1上制
造混合装载N沟道型的高耐压MOSFET和低耐压MOSFET的本发明的器件。 这里，如图2(d)所示，对第1多晶硅膜6和低耐压用阱区5的表面，在掺 杂量3X10"离子/cm2且注入能量40keV的条件下，以规定的图案注入源极 一漏极区用的As+(砷离子)后，利用RTA(快速热退火)法等施加热处理，进行 注入的N型杂质离子的激活，从而形成高耐压MOSFET和低耐压MOSFET各 自的源极一漏极区15a、 15b。此工序中，对第1多晶硅膜6的受栅极13a和侧 壁14覆盖的所述邻近区，利用有关源极一漏极注入的横向扩散形成漂移区， 所以第1多晶硅膜6的栅极13a的重叠长度Ld(邻近区长度)与实施方式l相比， 不怎么长，限定在0.2微米 0.3微米的范围。这时，作为源极一漏极间的耐压， 限于10伏 25伏，比实施方式l低一点。
实施方式3
接着，参照图5的工序剖视图说明本发明的器件中装载的高耐压MOSFET 和低耐压MOSFET的本发明方法的形成工序的实施方式3。本实施方式3在实 施方式1的高耐压MOSFET形成工序中添加形成沟部IO后，在沟部10的底面 下方的高耐压用阱区4的内部形成沟道阻挡区21的工序。
形成沟部IO前的工序(图1(a) (d))与实施方式1相同，所以省略重复说明。 经与实施方式1相同的工序形成沟部10时，接着，如图5所示，在掺杂量2 4X10 12离子/cm 2且注入能量60keV 100keV的条件下，注入P型杂质，例 如B(硼离子)，形成沟道阻挡区21。利用此沟道阻挡区21抑制高耐压MOSFET 用的短沟道效应。
形成沟道阻挡区21后，实施实施方式1中形成沟部10后的各工序(图l(e) 图3(b))，与实施方式1同样地在同一P型半导体衬底1上制造混合装载N沟 道型的高耐压MOSFET和低耐压MOSFET的本发明的器件。
再者，本实施方式3中添加的沟道阻挡区21的形成工序也能用于上述实施 方式2，在形成沟部10后同样添加即可。
实施方式4
接着，参照图9的工序剖视图说明本发明的器件中装载的高耐压MOSFET 和低耐压MOSFET的本发明方法的形成工序的实施方式4。本实施方式4对实 施方式1的高耐压MOSFET形成工序添加形成沟部IO后在沟部IO的底面下方 和漂移区9的下方的高耐压用阱区4的各内部区域形成沟道阻挡区23(相当于 第2沟道阻挡区)的工序。
形成沟部IO前的工序与实施方式1的形成沟部IO前的工序(图1(a) (d)) 相同。如图9(a)所示那样形成沟部10后，接着，如图9(b)所示，在掺杂量2 4X10 12离子/ cm 2且注入能量60keV 100keV的条件下，用抗蚀剂掩模22 对整个高耐压MOSFET区域注入P型杂质，例如B(硼离子)，形成沟道阻挡区 23。利用此沟道阻挡区23抑制高耐压MOSFET的短沟道效应，并能减小高耐 压MOSFET的规模。
形成沟道阻挡区23后，实施实施方式1中形成沟部IO后的各工序(图l(e)、 图2(a) (d)、图3(a) (b))，与实施方式1同样地在同一 P型半导体衬底1上 制造混合装载N沟道型的高耐压MOSFET和低耐压MOSFET的本发明的器件。 图9(c)示出形成沟道阻挡区23后，进行与实施方式1中的沟部IO形成后至形 成栅极氧化膜11的一系列处理相同的处理后的截面结构。
图10示出用上述要领制造的高耐压MOSFET的栅极长度Lg(沟部10的宽 度)与阈值龟压的关系。这里，形成沟道阻挡区23时，在掺杂量3X10"离子/ cm2且注入能量80keV的条件下对B(硼离子)进行离子注入。与没有沟道阻挡 区的实施方式1相比，本实施方式4中，即使栅极程度Lg短的区域(图10的例 子中不大于0.4微米的区域)，也不发生阈值电压降低，使短沟道效应得到抑制， 取得高耐压MOSFET的规模縮小带来的制造成本降低的效果。
沟道阻挡区23也能以使用仅对高耐压MOSFET的漂移区9开口的抗蚀剂 掩模进行离子注入的方式形成，但如果在形成沟部10的工序与淀积高耐压 MOSFET用的栅极13a的工序之间进行形成沟道阻挡区23的离子注入工序， 就能不使用专用抗蚀剂掩模而自匹配地形成，较佳。例如，可在形成栅极氧化 膜11后，形成沟道阻挡区23。
形成沟部10后，对整个高耐压MOSFET区域进行用于形成沟道阻挡区23 的P杂质的离子注入时，在沟部10的下方也形成P型杂质离子注入区24，但 将该杂质离子注入区24注入得深达高耐压用激活区表面至沟部10的深度，所 以仅在漂移区9的下方区域自匹配地形成沟道阻挡区23，不影响高耐压 MOSFET的阈值电压等电特性。
用于形成沟道阻挡区23的抗蚀剂掩模能用与用于形成高耐压用阱区4的该 掩模图案相同的抗蚀剂掩模，所以不需要准备专用于形成沟道阻挡区23的光 掩模，能削减光掩模制造成本。
再者，本实施方式4中添加的沟道阻挡区23的形成工序也能用于上述实施 方式2和3，并且与上文所述相同，可将该沟道阻挡区23的形成工序添加在形 成沟部10的工序与淀积高耐压MOSFET用的栅极13a的工序之间。而且，上 述实施方式3中添加沟道阻挡区23的形成工序时，在沟道阻挡区21的形成工 序的前后均可。
本实施方式4中，利用P型杂质的离子注入进行沟道阻挡区23的形成，但 也可将该离子注入代之以如图11所示，在元件分离区2的形成工序中，对利 用P型杂质的离子注入形成在元件分离区2的下方的防翻转注入区25，在形成 沟部10后，施加热处理，使防翻转注入区25的P型杂质热扩散到漂移区9的 下方，从而形成兼作防翻转注入区25和沟道阻挡区23的第3沟道阻挡区26。
实施方式5
接着，参照图12和图13的工序剖视图说明本发明的器件中装载的高耐压 MOSFET和低耐压MOSFET的本发明方法的形成工序的实施方式5。本实施方 式5中，对实施方式1的高耐压MOSFET的形成工序，将形成高耐压用阱区的 离子注入工序从元件分离区2的形成后移动到沟部10的形成后。
除删除形成高耐压用阱区4的离子注入工序外，用与实施方式1的形成沟 部10前的工序(图1(a) (d))相同的要领，对成为高耐压用阱区4的预定激活区 执行形成沟部10前的工序。图12(a) (d)示出沟部10形成后的截面结构。接 着，如图13(a)所示，进行形成高耐压用阱区4的离子注入。这时的高耐压MOSFET的阈值电压控制用的注入在掺杂量2X 10 12离子/cm 2且注入能量 30keV的条件下对B(硼离子)进行。
作为本实施方式5的优点，与实施方式1时高耐压MOSFET的阈值电压受 沟部10的深度偏差影响从而难稳定(由于高耐压用阱区的深度方向的杂质浓度 分布不平坦)相反，本实施方式5中，能使沟部IO的底面至深度方向的杂质浓 度分布恒定，与沟部10的深度偏差无关，从而能抑制高耐压MOSFET的阈值 电压的偏差。
形成高耐压用阱区4后，实施实施方式1中的沟部IO形成后的各工序(图 l(e)、图2(a) (d)、图3(a) (b))，与实施方式1同样地在同一 P型半导体衬底 1上制造混合装载N沟道型的高耐压MOSFET和低耐压MOSFET的本发明的 器件。图13(b)示出形成高耐压用阱区4后，进行与实施方式1中的沟部10形 成后至形成栅极氧化膜11的一系列处理相同的处理后的截面结构。
再者，如果在形成沟部10与淀积高耐压MOSFET用的栅极13a的工序之间 进行形成高耐压用阱区4的工序，则取得与上文所述相同的能抑制高耐压 MOSFET的阈值电压偏差的效果。例如，可在形成栅极氧化膜11后，形成高 耐压阱区4。
图14示出一例按上述要领制造的高耐压MOSFET的沟部10的深度与阈值 电压的关系。实施方式l的情况下，沟部的深度变动时，阈值电压稍微变动， 但本实施方式5几乎看不到阈值电压的变动。即，本实施方式5能抑制沟部10 的深度偏差引起的阈值电压偏差，较佳。
再者，本实施方式5的高耐压用阱区4的形成工序也能用于上述实施方式2 至4，同样可在形成沟部10后形成高耐压用阱区4。尤其是将本实施方式5的 高耐压阱区4的形成工序用于上述实施方式4的情况下，在本实施方式5的形 成高耐压用阱区4的离子注入工序时，可与上述实施方式4的沟道阻挡区23 的形成用的离子注入合在一起进行，从而取得简化工序和抑制制造成本的效 果，较佳。
其它实施方式
接着，说明本发明的器件和本发明的方法的其它实施方式。
上述各实施方式中，详细说明了混合装载高耐压MOSFET和低耐压 MOSFET的本发明的器件和本发明的方法，但本发明的器件和方法，其主要特 征在于抑制高耐压MOSFET的短沟道效应并使元件可縮小化的结构，还在于容 易与低耐压MOSFET混合装载的结构及其形成方法，但与低耐压MOSFET混 合装载未必成为必要条件。
上述各实施方式，示出各部的尺寸、离子注入或氧化的条件等的具体例并 进行了说明，但本发明的器件和方法不限于上述各具体数值。
虽然就较佳实施例说明了本发明，但会意识到本领域技术人员可作各种修 改或变换，而不偏离本发明。因而，应依据后文所述权利要求书衡量本发明范 围。
权利要求
1、一种半导体器件，其特征在于，在半导体衬底上具有元件分离区、利用所述元件分离区分区的激活区和形成在所述激活区的至少1个分区的高耐压用激活区的高耐压MOSFET，所述高耐压MOSFET具有形成在第1导电型的所述高耐压用激活区的沟部；形成在夹住所述沟部的两侧的所述高耐压用激活区的上表面，并按与第1导电型相反的第2导电型注入杂质的2个多晶硅层；位于夹住所述沟部的两侧，并对所述多晶硅层的下部的所述高耐压用激活区的表面按所述第2导电型注入杂质的2个杂质扩散漂移层；以及以栅极氧化膜为中介，形成在所述沟部的底面和侧面以及所述各多晶硅层的靠近所述沟部侧的邻近区的所述沟部侧的端面和上表面的栅极，在所述2个多晶硅层的不受所述栅极覆盖的所述邻近区以外的部分，分别形成源极区和漏极区。
2、 如权利要求1中所述的半导体器件，其特征在于， 所述沟部的离开所述高耐压用激活区的表面的深度，比所述杂质扩散漂移层深。
3、 如权利要求1中所述的半导体器件，其特征在于， 所述沟部的离开所述高耐压用激活区的表面的深度，在300纳米至900纳米的范围内。
4、 如权利要求1中所述的半导体器件，其特征在于， 所述沟部的由所述2个多晶硅层之间的宽度规定的栅极长度，在300纳米至1200纳米的范围内。
5、 如权利要求1中所述的半导体器件，其特征在于，将所述2个多晶硅层的至少一方形成为从所述激活区的上表面延伸到所述 元件分离区的上表面。
6、 如权利要求5中所述的半导体器件，其特征在于，在所述多晶硅层的所述元件分离区的上表面部分，形成所述源极区或所述 漏极区。
7、 如权利要求1中所述的半导体器件，其特征在于， 所述2个多晶硅层的所述邻近区的沿背离所述沟部的方向的长度，在200纳米至1000纳米的范围内，根据所述邻近区的长度，将所述高耐压MOSFET的耐压调整在10伏至40 伏的范围内。
8、 如权利要求1中所述的半导体器件，其特征在于，在所述2个多晶硅层的形成所述源极区和漏极区的部分的上表面以及所述 栅极的上表面，形成硅化物膜。
9、 如权利要求1至8中任一项所述的半导体器件，其特征在于， 在不形成所述高耐压MOSFET的所述激活区的其它分区，形成低耐压MOSET。
10、 如权利要求9中所述的半导体器件，其特征在于， 用同一材料同时形成所述高耐压MOSFET和所述低耐压MOSFET。
11、 一种半导体器件制造方法，其特征在于， 制造权利要求1中所述的半导体器件， 形成所述高耐压MOSFET的工序具有以下工序 在所述半导体衬底上形成所述元件分离区的工序；在所述激活区的至少1个分区形成所述第1导电型的所述高耐压用激活区 的工序；在所述高耐压用激活区的上表面，形成所述多晶硅层和第l氧化膜的工序;在所述多晶硅层和所述高耐压用激活区的表面，以所述第l氧化膜为中介 进行第2导电型的杂质离子注入的工序；形成贯通所述第1氧化膜和所述多晶硅层以及注入所述杂质离子的所述高 耐压用激活区的表面部分并在上侧开口的沟部的工序；在所述沟部的侧面和底面以及所述第1氧化膜的上表面，淀积栅极氧化膜 和栅极材料膜的工序；对所述栅极材料膜制作图案，并形成所述栅极的工序；以及在所述多晶硅层的不受所述栅极覆盖的部分进行所述第2导电型杂质离子注入，并形成所述源极区和所述漏极区的工序。
12、 一种半导体器件制造方法，其特征在于， 制造权利要求1中所述的半导体器件， 形成所述高耐压MOSFET的工序具有以下工序 在所述半导体衬底上形成所述元件分离区的工序；在所述激活区的至少1个分区形成所述第1导电型的所述高耐压用激活区 的工序；对所述高耐压用激活区的表面进行所述第2导电型杂质离子注入的工序；在所述杂质离子注入后的所述高耐压用激活区的上表面，形成所述多晶硅 层和第l氧化膜的工序；形成贯通所述第1氧化膜和所述多晶硅层以及注入所述杂质离子的所述高 耐压用激活区的表面部分并在上侧开口的沟部的工序；在所述沟部的侧面和底面以及所述第1氧化膜的上表面，淀积栅极氧化膜 和栅极材料膜的工序；对所述栅极材料膜制作图案，并形成所述栅极的工序；以及在所述多晶硅层的不受所述栅极覆盖的部分进行所述第2导电型的杂质离 子注入，并形成所述源极区和所述漏极区的工序。
13、 一种半导体器件制造方法，其特征在于， 制造权利要求11或12中所述的半导体器件，其中形成所述沟部的工序与在所述沟部的侧面和底面以及所述第1氧化膜的上 表面淀积栅极氧化膜和栅极材料膜的工序之间，具有对所述沟部的底面的下方的所述高耐压用激活区的内部区域进行所述第1 导电型杂质离子注入，并形成沟道阻挡区的工序。
14、 一种半导体器件制造方法，其特征在于， 制造权利要求11或12中所述的半导体器件，具有利用对所述高耐压用激活区的表面进行所述第2导电型杂质离子注入的工序在所述高耐压用激活区的表面形成的杂质扩散漂移层下方的区域中形成第2 沟道阻挡区的工序。
15、 一种半导体器件制造方法，其特征在于，制造权利要求14中所述的半导体器件，在形成所述沟部的工序与淀积所述栅极材料膜的工序之间，进行在所述杂质扩散漂移层下方的区域进行所述第1导电型杂质离子注入并形成所述第2沟 道阻挡区的工序。
16、 一种半导体器件制造方法，其特征在于， 制造权利要求15中所述的半导体器件，在形成所述第1导电型的所述高耐压用激活区的工序和形成所述沟道阻挡 区的工序中，用同一掩模进行杂质离子注入。
17、 一种半导体器件制造方法，其特征在于， 制造权利要求11或12中所述的半导体器件，在形成所述沟部的工序与淀积所述栅极材料膜的工序之间，进行形成所述 第1导电型的所述高耐压用激活区的工序，而且将所述高耐压用激活区代之以成为作为所述高耐压用激活区的预定区域， 并对该预定区域进行形成所述元件分离区的工序后的形成所述沟部的工序前 的处理。
18、 一种半导体器件制造方法，其特征在于， 制造权利要求11或12中所述的半导体器件，其中 还具有形成低耐压MOSFET的工序， 所述形成低耐压MOSFET的工序具有以下工序形成所述元件分离区后在所述激活区的所述高耐压用激活区以外的至少一 个分区形成所述第1导电型低耐压用激活区的工序；在所述低耐压用激活区的表面，形成所述低耐压MOSFET用的栅极氧化膜 的工序；在所述形成高耐压MOSFET的工序淀积所述栅极材料膜的同时，用同一材 料淀积所述低耐压MOSFET用的栅极材料膜的工序；在所述形成高耐压MOSFET的工序对所述栅极材料膜制作图案的同时，对 所述低耐压MOSFET用的栅极材料膜制作图案，并形成低耐压用栅极的工序； 以及夹住所述低耐压用栅极地对两侧的所述低耐压用激活区的表面进行所述第 2导电型杂质离子注入，以形成所述低耐压MOSFET用的源极区和漏极区的工序。
19、 一种半导体器件制造方法，其特征在于， 制造权利要求18中所述的半导体器件，其中同时进行所述形成高耐压MOSFET的工序的形成所述源极区以及所述漏极 区的工序中的所述第2导电型杂质离子注入、以及所述形成低耐压MOSFET的 工序的形成所述源极区以及所述漏极区的工序中的所述第2导电型杂质离子注 入。
全文摘要
本发明提供一种具有能与低耐压晶体管混合装载且微细化并容易调整耐压的横型高耐压MOSFET的半导体器件。高耐压MOSFET具有形成在半导体衬底(1)上的高耐压用激活区(4)的沟部(10)；形成在夹住沟部(10)的两侧的高耐压用激活区(4)的上表面，并按与高耐压用激活区(4)相反的导电型注入杂质的2个多晶硅层(6)；位于夹住沟部(10)的两侧，并对多晶硅层(6)的下部的高耐压用激活区(4)的表面按与高耐压用激活区(4)相反的导电型注入杂质的2个杂质扩散漂移层(9)；以及以栅极氧化膜(11)为中介，形成在沟部(10)的底面和侧面以及各多晶硅层(6)的靠近沟部(10)侧的邻近区的沟部侧的端面和上表面的栅极(13a)，在2个多晶硅层(6)的不受栅极(13a)覆盖的邻近区以外的部分分别形成源极-漏极区(15a)。
文档编号H01L29/78GK101197393SQ20071019971
公开日2008年6月11日 申请日期2007年12月7日 优先权日2006年12月8日
发明者小田部拓也, 疋田智之, 米元久 申请人:夏普株式会社