专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法。
背景技术：
半导体器件中使用金属氧化物半导体(MOS)的集成电路技术，日趋朝向高密度化 的方向前进着。伴随着高密度化，其中所使用的MOS晶体管已经微小化至纳米程度。在数 字电子电路的基本电路中，虽然反向器(inverter，有称为反相器或换流器的情形)电路 为基本电路的一员，然随着此反向器电路的微小化进程，使漏电的控制变得愈加困难；这 产生了热载子效应，使得可靠度下降，并有由于为了确保电流量的要求，电路所占的面积 始终无法降低的问题。为了解决这样的问题，有人提出了对基板的源极、栅极、以及漏极 以垂直方向配置，将栅极围绕岛状半导体层的构造，称为环绕式栅极晶体管(Surrounding Gate Transistor, SGT)，及使用 SGT 的 CMOS 反向器电路(例如 S. Watanabe, K. Tsuchida, D. Takashima, Y. Oowaki, A. Nitayama, K. Hieda, H. Takato, K. Sunouchi, F. Horiguchi. K.Ohuchi, F, Masuoka, H. Hara. , "Anovel circuit technology with surrounding gate transistors (SGT' s) for ultra highdensity DRAM' s，”(一种用于超高密度 DRAM 的具 有环绕式栅极晶体管的新型电路技术)IEEE Journal of Solid-State Circuits，vol. 30， No. 9，Sep. 1995，下称文献 1)。图1为反向器电路图；反向器由pMOS晶体管及nMOS晶体管所构成。由于空穴 (hole)的移动率为电子的一半，故对于反向器电路而言，pMOS晶体管的栅极宽度需为nMOS 晶体管栅极宽度的两倍。由此，现有使用SGT的CMOS反向器电路，由两个pMOS SGT及一个 nMOS SGT所构成。也就是，现有使用SGT的CMOS反向器电路，合计由三个岛状半导体所组 成。
发明内容
(发明所欲解决的问题)于是，本发明的目的为提供由一个岛状半导体构成的反向器，及有关使用高密度 SGT的CMOS反向器所构成的半导体器件。(用于解决问题的手段)于本发明的第一实施例中，存在于第一岛状半导体层周围上而至少与其一部分相 接的第一栅极绝缘膜，该第一栅极绝缘膜与栅极电极的一面相接，而该栅极电极的另一面 与第二栅极绝缘膜相接，该第二栅极绝缘膜至少与第二半导体层相接，包括第一个第一导 电型高浓度半导体层，设置于该第一岛状半导体层的上部；第二个第一导电型高浓度半导 体层，设置于该第一岛状半导体层的下部；第一个第二导电型高浓度半导体层，设置于该第 二半导体层的上部；以及第二个第二导电型高浓度半导体层，设置于第二半导体层的下部。且，本发明的优选实施例为一种半导体器件，上述的半导体器件包括第一栅极绝 缘膜，环绕该岛状半导体层的周围；栅极电极，环绕该第一栅极绝缘膜的周围；第二栅极绝缘膜，环绕该栅极电极的周围；筒状半导体层，环绕该第二栅极绝缘膜的周围；第一个第一 导电型高浓度半导体层，设置于该第一岛状半导体层的上部；第二个第一导电型高浓度半 导体层，设置于该第一岛状半导体层的下部；第一个第二导电型高浓度半导体层，设置于第 二半导体层的上部；以及第二个第二导电型高浓度半导体层，设置于该第二半导体层的下 部。 且，本发明的优选实施例为一种半导体器件，具有第一栅极绝缘膜，环绕岛状半 导体层的周围；栅极电极，环绕第一栅极电极的周围；第二栅极绝缘膜，环绕栅极电极；筒 状半导体层，环绕第二栅极绝缘膜的周围；第一个第一导电型高浓度半导体层，设置于岛状 半导体层的上部；第二个第一导电型高浓度半导体层，设置于岛状半导体层的下部；第一 个第二导电型高浓度半导体层，设置于筒状半导体层的上部；第二个第二导电型高浓度半 导体层，设置于筒状半导体层的下部；第三个第一导电型高浓度半导体层，设置于第二个第 一导电型高浓度半导体层以及第二个第二导电型高浓度半导体层的下部；第一半导体与金 属的化合物层，形成于第二个第二导电型高浓度半导体层以及第三个第一导电型高浓度半 导体层的侧壁的一部分；第二半导体与金属的化合物层，形成于第一个第一导电型高浓度 半导体层的上部；第三半导体与金属的化合物层，形成于第一个第二导电型高浓度半导体 层的上部。且，本发明的优选实施例为一种半导体器件，具有第一栅极绝缘膜，环绕岛状半 导体层的周围；栅极电极，环绕第一栅极绝缘膜的周围；第二个栅极绝缘膜，环绕栅极电极 的周围；筒状半导体层，环绕第二栅极绝缘膜的周围；第一 Π+型半导体层，设置于岛状半导 体层的上部；第二 η+型半导体层，设置于岛状半导体层的下部；第一 ρ+型半导体层，设置 于筒状半导体层的上部；第二 P+型半导体层，设置于筒状半导体层的下部。且，本发明的优选实施例为一种半导体器件，具有第一栅极绝缘膜，环绕岛状半 导体层的周围；栅极电极，环绕第一栅极绝缘膜的周围；第二栅极绝缘膜，环绕栅极电极的 周围；筒状半导体层，环绕第二栅极绝缘膜的周围；第一 η+型半导体层，设置于岛状半体层 的上部；第二 η+型半导体层，设置于岛状半导体层的下部；第一 P+型半导体层，设置于筒 状半导体层的上部；第二 P+型半导体层，设置于筒状半导体层的下部；第三η+型半导体 层，设置于第二 η+型半导体层以及第二 ρ+型半导体层的下部；第一半导体与金属的化合物 层，形成于第二P+型半导体层以及第三η+型半导体层的侧壁的一部分；第二半导体与金属 的化合物层，形成于第一 η+型半导体层的上部；第三半导体与金属的化合物层，形成于第 一 P+型半导体层的上部。且，本发明的优选实施例为，在前述的半导体器件中，将筒状半导体层的内周长度 设作为Wp，将岛状半导体层的外周长度设作为Wn时，Wp ^ 2Wn。且，本发明的优选实施例为，在前述的半导体器件中，将筒状半导体层的内径设作 为Rp，将岛状半导体层的半径设作为Rn时，Rp ^ 2Rn。且，本发明的优选实施例为，在前述的半导体器件中，将筒状半导体层的沟道长度 设作为Lp，将岛状半导体层的沟道长度设作为Ln时，Lp ^ Ln。且，本发明的优选实施例为，在前述的半导体器件中，第一栅极电极绝缘膜为使 nMOS晶体管成为增强型(enhancement type)的绝缘膜，该nMOS晶体管由环绕岛状半导 体层的周围的第一栅极绝缘膜，环绕第一栅极绝缘膜的周围的栅极电极，设置于岛状半导体层的上部的第一 η+型半导体层，以及设置于岛状半导体层的下部的第二 η+型半导体层 所构成；而第二栅极绝缘膜为使PMOS晶体管成为增强型的绝缘膜，该pMOS晶体管由栅极 电极，环绕栅极电极的周围的第二栅极绝缘膜，环绕第二栅极绝缘膜的周围的筒状半导体 层，设置于筒状半导体层的上部的第一 P+型半导体层，以及设置于筒状半导体层的下部的 第二 P+型半导体层所构成；栅极电极由使nMOS晶体管以及pMOS晶体管成为增强型的材料 而形成。且，本发明的优选实施例为前述的半导体器件中，半导体及金属的化合物层为硅 及金属的化合物层。且，本发明的优选实施例为前述的半导体器件中，岛状半导体层为岛状的硅层；筒 状半导体层为筒状的硅层；η+型半导体层为η+型硅层；以及P+型半导体层为P+型硅层。且，本发明的优选实施例为，前述半导体器件中，岛状硅层为ρ型或无掺杂质的岛 状硅层，筒状硅层则为η型或无掺杂质的筒状硅层。且，本发明的优选实施例为，前述半导体器件的制造方法中，形成于该氧化膜上的 P型或无掺杂质的硅层注入有砷，以形成第三η+型硅层。且，本发明的优选实施例为，前述半导体器件的制造方法中，还包括形成用于形成 η型硅层的光刻胶(resist)层；注入磷；形成η型硅层；剥离该光刻胶层；以及进行热处理 的步骤。 且，于本发明的优选实施例为，前述半导体器件的制造方法中，还包括下列步骤 沉积氧化膜；沉积氮化膜；形成用于形成该岛状硅层的该光刻胶层；蚀刻该氮化膜及该氧 化膜；形成用于形成该岛状硅层的氮化膜硬掩膜(hardmask)；沉积该氧化膜并蚀刻该氧化 膜；形成后续形成栅极形成部的氧化膜侧壁；沉积该氮化膜并蚀刻该氮化膜；以及形成后 续形成该筒状硅层的氮化膜侧壁。且，本发明的优选实施例为，前述的半导体器件的制造方法中，还包括下列步骤 形成作为输出端子的该光刻胶层；蚀刻η型或无掺杂质的硅层；形成输出端子部；剥离该光 刻胶层；蚀刻该氧化膜侧壁；蚀刻P型或无掺杂质的硅层或蚀刻η型或无掺杂质的硅层；以 及形成岛状及筒状硅层。且，本发明的优选实施例为，前述的半导体器件的制造方法中，还包括下列步骤 剥离该氮化膜及该氧化膜；沉积该氧化膜并蚀刻该氧化膜，以形成后续注入离子时用于保 护沟道的氧化膜侧壁；形成用于形成该第一 η+型硅层及该第二 η+型硅层的光刻胶层；注 入砷，形成该第一 P+型硅层及该第二 P+型硅层，并剥离光刻胶层，以形成用于形成该第一 P+型硅层及该第二 P+型硅层的光刻胶层；注入硼，形成该第一 η+型硅层及该第二 η+型硅 层，剥离该光刻胶层，并进行热处理。且，本发明的优选实施例为，前述的半导体器件制造方法中，还包括下列步骤对 该氧化膜进行沉积、平坦化、以及蚀刻；露出该第一 η+型硅层及该第二 ρ+型硅层；形成用 于蚀刻该栅极形成部的该氧化膜的光刻胶层；蚀刻该栅极形成部的氧化膜；剥离该光刻胶 层；将氧化铪这种高导电体膜，即第一栅极绝缘膜，进行沉积；将氮化钛及氮化钽这种栅极 电极进行沉积并进行平坦化；沉积氮化膜；形成用于形成栅极垫的该光刻胶层；蚀刻该氮 化膜；剥离该光刻胶层；蚀刻该栅极电极；沉积该氮化膜；蚀刻该氮化膜；形成该氮化膜侧 壁；以及蚀刻第一栅极绝缘膜。
且，本发明的优选实施例为，前述的半导体器件制造方法中，还包括下列步骤形 成用于蚀刻该氧化膜的光刻胶层；蚀刻该氧化膜；剥离该光刻胶层；湿蚀刻氧化膜；露出第 二P+型硅层；沉积氮化膜；蚀刻氮化膜；形成氮化膜侧壁；湿蚀刻氧化膜；露出第二η+型硅 层；沉积镍或钴这种金属，并进行热处理；移除未反应的金属膜，以于该第二 P+型硅层及该 第三η+型硅层侧壁的一部分形成第一硅与金属化合物层；于该第一 η+型硅层上部形成有 第二硅及金属化合物层；于该第一 P+型硅层的上部形成有第三硅与金属化合物层；于该第 一 P+型硅层的上部形成有第三硅与金属化合物层。且，本发明的优选实施例为，前述的半导体器件制造方法中，还包括下列步骤形 成作为层间膜的氧化膜；于该第二硅及金属化合物层上、该第三硅及金属化合物层上、以及 该栅极电极上形成有导通孔；为露出该第一硅及金属化合物层，形成有导通孔；沉积钨金 属，形成接点；以及形成有输入端子、输出端子、VSS电源线、以及VDD电源线。(发明效果) 依本发明可提供具有以下特征的半导体器件存在于第一岛状半导体层周围上而 至少与其一部分相接的第一栅极绝缘膜，该第一栅极绝缘膜与栅极电极的一面相接，而该 栅极电极的另一面与第二栅极绝缘膜相接，该第二栅极绝缘膜至少与第二半导体层相接， 包括第一个第一导电型高浓度半导体层，设置于该第一岛状半导体层的上部；第二个第 一导电型高浓度半导体层，设置于该第一岛状半导体层的下部；第一个第二导电型高浓度 半导体层，设置于第二半导体层的上部；以及第二个第二导电型高浓度半导体层，设置于第 二半导体层的下部。以此可提供使用高密度SGT的CMOS反向器电路所构成的半导体器件。且，依本发明可提供具有以下特征的半导体器件，包括第一栅极绝缘膜，环绕岛 状半导体层的周围；栅极电极，环绕该第一栅极绝缘膜的周围；第二栅极绝缘膜，环绕该栅 极电极的周围；筒状半导体层，环绕该第二栅极绝缘膜的周围；第一个第一导电型高浓度 半导体层，设置于该第一岛状半导体层的上部；第二个第一导电型高浓度半导体层，设置于 该第一岛状半导体层的下部；第一个第二导电型高浓度半导体层，设置于第二半导体层的 上部；以及第二个第二导电型高浓度半导体层，设置于该第二半导体层的下部。以此可提供 使用高密度SGT的CMOS反向器所构成的半导体器件。且，依本发明可提供具有以下特征的半导体器件，包括第一栅极绝缘膜，环绕岛 状半导体层的周围；栅极电极，环绕该第一栅极绝缘膜的周围；第二栅极绝缘膜，环绕该栅 极电极的周围；筒状半导体层，环绕该第二栅极绝缘膜的周围；第一个第一导电型高浓度 半导体层，设置于该第一岛状半导体层的上部；第二个第一导电型高浓度半导体层，设置于 该第一岛状半导体层的下部；第一个第二导电型高浓度半导体层，设置于该第二半导体层 的上部；第二个第二导电型高浓度半导体层，设置于该第二半导体层的下部；第三个第一 导电型高浓度半导体层，设于该第二个第一导电型高浓度半导体层及该第二个第一导电型 高浓度半导体层的下部；第一半导体及金属化合物层，成形于该第二个第一导电型高浓度 半导体层及该第三个第一导电型高浓度半导体层侧壁的一部分；第二半导体及金属化合物 层，成形于该第一个第一导电型高浓度半导体层的上部；以及第三半导体及金属化合物层， 成形于该第一个第二导电型高浓度半导体层的上部。以此可提供使用高密度SGT的CMOS 反向器所构成的半导体器件。且，依本发明可提供具有以下特征的半导体器件，包括第一栅极绝缘膜，环绕岛状半导体层的周围；栅极电极，环绕该第一栅极绝缘膜的周围；第二栅极绝缘膜，环绕该栅 极电极的周围；筒状半导体层，环绕该第二栅极绝缘膜的周围；第一 η+型半导体层，设置于 岛状半导体层的上部；第二 η+型半导体层，设置于岛状半导体层的下部；第一 ρ+型半导体 层，设置于筒状半导体层的上部；以及第二 P+型半导体层，设置于筒状半导体层的下部。且，依本发明可提供具有以下特征的半导体器件，包括第一栅极绝缘膜，环绕岛 状半导体层的周围；栅极电极，环绕该第一栅极绝缘膜的周围；第二栅极绝缘膜，环绕该栅 极电极的周围；筒状半导体层，环绕该第二栅极绝缘膜的周围；第一 η+型半导体层，设置于 岛状半导体层的上部；第二 η+型半导体层，设置于岛状半导体层的下部；第一 ρ+型半导体 层，设置于筒状半导体层的上部；第二 P+型半导体层，设置于筒状半导体层的下部；第三η+ 型半导体层，设于第二 η+型半导体层及第二 P+型半导体层的下部；第一半导体及金属的化 合物层，成形于第二 P+型半导体层及第三η+型半导体层侧壁的一部分；第二半导体及金属 的化合物层，成形于第一 η+型半导体层的上部；以及第三半导体及金属的化合物层，成形 于第一 P+型半导体层的上部。且，依本发明半导体器件可提供，将该筒状半导体层的内周长度设作为Wp、并将该 岛状半导体层的外周长度设作为Wn时，Wp ^ 2ffn, pMOS的栅极宽度为nMOS栅极宽度的两 倍。以此可提供使用高密度SGT的CMOS反向器所构成的半导体器件。且，依本发明的半导体器件可提供，将该筒状半导体层的内径设作为Rp、并将该岛 状半导体层的半径设作为Rn时，Rp ^ 2Rn, pMOS的栅极宽度为nMOS栅极宽度的两倍。以 此可提供使用高密度SGT的CMOS反向器所构成的半导体器件。
且，本发明的半导体器件可提供，将该筒状半导体层的沟道设作为Lp、并将该岛状 半导体层的沟道长度设作为Ln时，Lp ^ Ln。以此可提供使用高密度SGT的CMOS反向器所 构成的半导体器件。且，于本发明的优选实施例的半导体器件，其中，第一栅极绝缘膜使nMOS晶体管 成为增强型的绝缘膜，而该nMOS晶体管由环绕岛状半导体层的第一栅极绝缘膜、围绕第一 栅极绝缘膜的栅极电极、设置于岛状半导体层上部的第一 η+型半导体层、以及设置于岛状 半导体层下部的第二 η+型半导体层所构成；而第二栅极绝缘膜使PMOS晶体管成为增强型 的绝缘膜，而该PMOS晶体管由栅极电极、环绕该栅极电极周围的第二栅极绝缘膜、包围第 二栅极绝缘膜的筒状半导体层、设置于筒状半导体层上部的第一 P+型半导体层、以及设置 于筒状半导体层下部的第二 P+型半导体层所构成，而栅极电极由使nMOS晶体管以及pMOS 晶体管成为增强型的材料所构成的栅极电极。以此可将pMOS晶体管及nMOS晶体管及nMOS 晶体管皆作为增强型的晶体管。且，依本发明前述的半导体器件制造方法中，形成于氧化膜上的ρ型或无掺杂质 的硅层注入有砷，以可形成第三η+型硅层。且，依本发明前述的半导体器件制造方法中，包括下列步骤形成用于形成η型硅 层的光刻胶层；注入磷；形成η型硅层；剥离光刻胶层；以及进行热处理。以此可形成η型硅层。且，依本发明前述的半导体器件制造方法中，还包括下列步骤沉积氧化膜；沉积 氮化膜；形成用于形成岛状硅层的光刻胶层；蚀刻氮化膜及氧化膜；形成用于形成岛状硅 层的氮化膜硬掩膜；剥离光刻胶层；沉积该氧化膜并蚀刻该氧化膜；形成后续形成栅极形成部的氧化膜侧壁；沉积氮化膜并蚀刻该氮化膜；以及形成后续形成筒状硅层的氮化膜侧 壁。以此可以形成用于形成岛状硅层的硬掩膜，及用于形成筒状硅层的硬掩膜。且，依本发明前述的半导体器件制造方法中，还包括下列步骤形成作为输出端子 的光刻胶层；蚀刻η型或无掺杂质的硅层；形成输出端子部；剥离光刻胶层；蚀刻氧化膜侧 壁；蚀刻P型或无掺杂质的硅层或蚀刻η型或无掺杂质的硅层；以及形成岛状及筒状硅层。 以此可形成输出端子、岛状硅层、以及筒状硅层。且，依本发明前述的半导体器件制造方法中，还包括下列步骤剥离氮化膜及氧化 膜；沉积氧化膜并蚀刻氧化膜，以形成后续注入离子时用于保护沟道的氧化膜侧壁；形成 用于形成第一 η+型硅层及第二 η+型硅层的光刻胶层；注入砷，形成第一 η+型硅层及第二 η+型硅层，并剥离光刻胶层，以形成用于形成第一 P+型硅层及第二 P+型硅层的光刻胶层； 注入硼，形成第一 P+型硅层及第二 P+型硅层，剥离光刻胶层，并进行热处理。以此可形成 第一 η+型硅层、第二 η+型硅层、以及第二 P+型硅层。且，于本发明前述的半导体器件制造方法中，还包括下列步骤沉积氧化膜、予以 平坦化、以及回蚀刻(etchback)氧化膜；露出第一 η+型硅层及第二 ρ+型硅层；形成用于 蚀刻栅极形成部的氧化膜的光刻胶层；蚀刻栅极形成部的氧化膜；剥离光刻胶层；沉积氧 化铪这种高导电体膜，即第一栅极绝缘膜；沉积氮化钛及氮化钽这种栅极电极并进行平坦 化；沉积氮化膜；形成用于形成栅极垫的光刻胶层；蚀刻氮化膜；剥离光刻胶层；蚀刻栅极 电极；沉积氮化膜；蚀刻氮化膜；形成氮化膜侧壁；以及蚀刻第一栅极绝缘膜。以此，可以形 成第一栅极绝缘膜及栅极电极。
且，于本发明前述的半导体器件制造方法中，还包括下列步骤形成用于蚀刻氧化 膜的光刻胶层；干蚀刻(dry etching)氧化膜；剥离光刻胶层；湿蚀刻氧化膜；露出第二 P+ 型硅层；沉积氮化膜；蚀刻氮化膜；形成氮化膜侧壁；湿蚀刻氧化膜；露出第三η+型硅层； 沉积镍或钴这种金属，并进行热处理；移除未反应的金属膜，以于第二 P+型硅层及该第三 η+型硅层侧壁的一部分形成第一硅与金属的化合物层；于第一 η+型硅层上部形成第二硅 及金属的化合物层；以及于该第一 P+型硅层的上部形成第三硅与金属的化合物层。以此， 可于第二 P+型硅层及第三η+型硅层侧壁的一部分形成第一硅与金属的化合物层，于第一 η+型硅层上部形成有第二硅与金属的化合物层，并于第一 P+型硅层的上部形成有第三硅 与金属的化合物层。且，于本发明前述的半导体器件制造方法中，包括下列步骤形成作为层间膜的氧 化膜；于第二硅及金属的化合物层上、第三硅及金属的化合物层上、以及该栅极电极上各 形成接触导通孔；为露出第一硅及金属化合物层，形成接触导通孔；沉积钨金属，形成接触 点；以及形成输入端子、输出端子、VSS电源线、以及VDD电源线。以此，可形成接触点，并形 成输入端子、输出端子、VSS电源线、以及VDD电源线。
图1为反向器的电路图。图2中(a)为本发明的半导体器件的平面示意图；(b)为本发明的半导体器件的 X-X’剖面示意图；(C)为本发明的半导体器件的Y-Y’剖面示意图。图3为图2的Z位置的剖面平面图。
图4中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图5中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图6中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图7中(a)为本发明的半导体器件制造例的平面示意图(b)为本发明的半导体器 件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图8中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图9中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图10中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图11中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图。(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图12中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；图12(C)为本发明的半导体器件制造例的Y-Y’剖面示意 图。图13中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(c)为本发明的半导体器件制造例的Y-Y’剖面示意图。图14中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图15中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图16中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图17中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图18中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图19中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图20中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图21中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图22中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。
图23中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图24中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图25中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图26中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(c)为本发明的半导体器件制造例的Y-Y’剖面示意图。 图27中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图28中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(c)为本发明的半导体器件制造例的Y-Y’剖面示意图。图29中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(c)为本发明的半导体器件制造例的Y-Y’剖面示意图。图30中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图31中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(c)为本发明的半导体器件制造例的Y-Y’剖面示意图。图32中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图33中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图34中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(c)为本发明的半导体器件制造例的Y-Y’剖面示意图。图35中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(c)为本发明的半导体器件制造例的Y-Y’剖面示意图。图36中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图37中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图38中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图39中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图40中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图41中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图42中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体器件制造例的x-x’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图43中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图44中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图45中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。 图46中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图47中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图48中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图49中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图50中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图51中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图52中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图53中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(c)为本发明的半导体器件制造例的Y-Y’剖面示意图。图54中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。图55中(a)为本发明的半导体器件制造例的平面示意图；(b)为本发明的半导体 器件制造例的X-X’剖面示意图；(C)为本发明的半导体器件制造例的Y-Y’剖面示意图。其中，附图标记说明如下101，118，119，127，202，205 氧化膜102第三η+型硅层103第二 η+型硅层104P型或无掺杂质的硅层、岛状硅层105栅极绝缘膜106栅极电极107η型或无掺杂质的硅层、筒状硅层108第一 P+型硅层109第二 P+型硅层110第一硅与金属的化合物层111第二硅与金属的化合物层
112第三硅与金属的化合物层113，114，122，124接触点115,120氮化膜、氮化膜侧壁116VSS 电源线 117VDD 电源线121第一 η+型硅层123输入端子125输出端子126，209，210，211氧化膜侧壁128，203，206氮化膜129nMOS SGT130pMOS 晶体管208氧化膜201，204，207，212，213，214，215，216光刻胶层217，218，219，220导通孔
具体实施例方式本发明的半导体器件的平面示意图各别表示于图2的(a)、(b)、(c)中、以及图3 中；图2中(a)为平面图，(b)为X-X’剖面图，(c)为Y-Y’剖面图，而图3则为图2中Z位 置的剖面平面图。本实施例中，形成有环绕岛状硅层104周围的第一栅极绝缘膜105、环绕第一栅极 绝缘膜105的栅极电极106、环绕栅极电极106的第二栅极绝缘膜105、环绕第二栅极绝缘 膜105的筒状硅层107、设置于岛状硅层104上部的第一 η+型硅层121、设置于岛状硅层 104下部的第二 η+型硅层103、设置于筒状硅层107上部的第一 ρ+型硅层108、设置于筒 状硅层107下部的第二 ρ+型硅层109、形成于第二 η+型硅层103与第二 ρ+型硅层109下 部的第三η+型硅层102、形成于第二 ρ+型硅层109与第三η+型硅层102侧壁的一部分的 第一硅与金属的化合物层110、形成于第一 η+型硅层121上部的第二硅与金属的化合物层 112、以及形成于第一 ρ+型硅层108上部的第三硅与金属的化合物层111。由环绕于岛状硅层104的第一栅极绝缘膜105、环绕第一栅极绝缘膜105的栅极电 极106、设置于岛状硅层104上部的第一 η+型硅层121、以及设于岛状硅层104下部的第二 η+型硅层103形成nMOS SGT129，与由栅极电极106、环绕栅极电极106的第二栅极绝缘膜 105、环绕第二栅极绝缘膜105的筒状硅层107、设置于筒状硅层107上部的第一 ρ+型硅层 108、以及设置于筒状硅层107下部的第二 ρ+型硅层109形成pMOS晶体管130。为连接栅极电极106，形成有接触点122 ；而为了连接于接触点122，则形成有输入 端子123。为连接第一硅与金属的化合物层110，形成有接触点124，而为连接于接触点124， 则形成有输出端子125。为了连接第三硅与金属的化合物层112，形成有接触点113，而为了 连接于接触点113，则形成有VSS电源线116。为了连接于第二硅与金属的化合物层111，形 成有接触点114，而为了连接于接触点114，则形成有VDD电源线117。氧化膜118形成作为 层间膜。
设定该筒状半导体层107的内周长度为Wp、将该岛状半导体层104的外周长度设 作为Wn时，则可使Wp ^ 2ffn,并让pMOS晶体管的栅极宽度成为nMOS晶体管的栅极宽度的 两倍。且，设该筒状半导体层的内径为Rp、将该岛状半导体层的半径设作为Rn时，则可使 Rp ^ 2R，并让pMOS晶体管的栅极宽度成为nMOS晶体管的栅极宽度的两倍。且，此时将该 筒状半导体层的沟道长度(channel length)设作为Lp、并定该岛状半导体层的沟道长为 Ln时，优选为Lp ^ Ln。以下请参照图4至图55，为说明本发明的半导体器件为形成其构造的工艺的一例 子。又，在这些图面中，对于同一组成要素标示同一元件符号。图4至图55中，为说明本发 明的半导体器件的制造例示意图。(a)为平面图、(b)为X-X’剖面图、而(c)为Y-Y’剖面 图。请参照图4，在氧化膜101上形成的ρ型或无掺杂质的硅层104注入砷，以形成第 三η+型硅层102。请参照图5，形成用于形成η型的硅层的光刻胶层201 ；在使用无掺杂质的硅层时， 则不需要此道工艺。请参照图6，注入磷以形成η型或无掺杂质的硅层107 ；在使用无掺杂质的硅层时， 则不需要此道工艺。请参照图7，将光刻胶层201剥离，并进行热处理；在使用无掺杂质的硅层时，则不 需要此道工艺。请参照图8，沉积氧化膜202，并沉积氮化膜203。
请参照图9，形成用于形成岛状硅层的光刻胶层204。请参照图10，蚀刻氮化膜203及氧化膜202。请参照图11，剥离光刻胶层204。请参照图12，沉积氧化膜205 ；此时其氧化膜厚度优选为与后续氧化膜蚀刻后，成 为有与氮化膜宽度相同的侧壁的膜厚。请参照图13，刻蚀氧化膜205，以形成氧化膜侧壁。此氧化膜的侧壁后续将成为栅 极形成部。请参照图14，沉积氮化膜206，并形成氮化膜的侧壁；此时，最好是使氮化膜的侧 壁厚度后续经过回蚀刻后成为与所希望的筒状硅层有相同的厚度。请参照图15，对氮化膜206进行蚀刻，以形成氮化膜侧壁；此氮化膜侧壁部后续将 成为筒状硅层。请参照图16，形成供制作输出端子的光刻胶层207。请参照图17，蚀刻η型或无掺杂质的硅层107，以形成输出端子部。请参照图18，剥离光刻胶层207。请参照图19，蚀科氧化膜205。请参照图20，刻蚀ρ型无掺杂质的硅层104及η型或无掺杂质的硅层107，以形成 岛状硅层104及筒状硅层107。请参照图21，剥离氮化膜203，206，氧化膜202。请参照图22，沉积氧化膜208。请参照图23，蚀刻氧化膜208，并形成于后注入离子时保护沟道用的氧化膜侧壁126,210,209,211ο请参照图24，形成供制作第一 η+型硅层及第二 η+型硅层用的光刻胶层212。请参照图25，注入砷，以形成第一 η+型硅层121及第二 η+型硅层103。请参照图26，剥离光刻胶层212。请参照图27，形成供制作第一 ρ+型硅层及第二 P+型硅层用的光刻胶层213。请参照图28，注入硼，以形成第一 ρ+型硅层108及第二 ρ+型硅层109。请参照图29，剥离光刻胶层213，并进行热处理。 请参照图30，对氧化膜进行沉积、平坦化、以及回蚀刻，以露出第一 η+型硅层121 及第一 P+型硅层108 ；此时，形成筒状硅层外侧的氧化膜127及筒状硅层内侧的氧化膜 119。请参照图31，形成有用于蚀刻栅极形成部的氧化膜的光刻胶层214。请参照图32，蚀刻栅极形成部的氧化膜。请参照图33，剥离光刻胶层214。请参照图34，将氧化铪这种高界电体膜，即第一栅极绝缘膜105进行沉积，并将氮 化钛及氮化钽这种栅极电极106进行沉积并进行平坦化。请参照图35，沉积氮化膜128。请参照图36，形成用于形成栅极垫的光刻胶层215。请参照图37，蚀刻氮化膜128。请参照图38，剥离光刻胶层215。请参照图39，蚀刻栅极电极106。请参照图40，沉积氮化膜115。请参照图41，蚀刻氮化膜115，以形成氮化膜侧壁115。请参照图42，蚀刻第一栅极绝缘膜105。请参照图43，形成用于蚀刻氧化膜127的光刻胶层216。请参照图44，干蚀刻氧化膜127。请参照图45，剥离光刻胶层216。请参照图46，湿蚀刻氧化膜127，使第二 ρ+型硅层109露出。请参照图47，沉积氮化膜120。请参照图48，蚀刻氮化膜，以形成氮化膜侧壁120。请参照图49，湿蚀刻氧化膜127，以露出第三η+型硅层102。请参照图50，沉积镍或钴这种金属，并进行热处理，并移除未反应的金属膜，以于 该第二 P+型硅层109及该第三η+型硅层102侧壁的一部分形成第一硅与金属的化合物层 110、于该第一 η+型硅层121上部形成第二硅与金属的化合物层112、以及于该第一 ρ+型硅 层108的上部形成第三硅与金属的化合物层111。请参照图51，形成作为层间膜的氧化膜118。 请参照图52，于该第二硅及金属的化合物层112上形成有接触导通孔218、于该第 三硅及金属的化合物层111上形成有接触导通孔217、以及于该栅极电极106上形成导通孔 219。 请参照图53，为露出该第一硅及金属的化合物层，形成接触导通孔220。
请参照图54，沉积钨金属，以形成接触点113，114，122，124。 请参照图55，形成输入端子123、输出端子125、VSS电源线116、以及VDD电源线 117。
权利要求
一种半导体器件，其特征在于，存在于第一岛状半导体层周围上而至少与其一部分相接的第一栅极绝缘膜，该第一栅极绝缘膜与栅极电极的一面相接，而该栅极电极的另一面与第二栅极绝缘膜相接，该第二栅极绝缘膜至少与第二半导体层相接，且该半导体器件具备第一个第一导电型高浓度半导体层，设置于该第一岛状半导体层的上部；第二个第一导电型高浓度半导体层，设置于该第一岛状半导体层的下部；第一个第二导电型高浓度半导体层，设置于第二半导体层的上部；以及第二个第二导电型高浓度半导体层，设置于第二半导体层的下部。
2.一种半导体器件，其特征在于，具备第一栅极绝缘膜，环绕岛状半导体层的周围；栅极电极，环绕该第一栅极绝缘膜的周围；第二栅极绝缘膜，环绕该栅极电极的周围；筒状半导体层，环绕该第二栅极绝缘膜的周围；第一个第一导电型高浓度半导体层，设置于岛状半导体层的上部；第二个第一导电型高浓度半导体层，设置于岛状半导体层的下部；第一个第二导电型高浓度半导体层，设置于筒状半导体层的上部；以及第二个第二导电型高浓度半导体层，设置于筒状半导体层的下部。
3.一种半导体器件，其特征在于，具备第一栅极绝缘膜，环绕岛状半导体层的周围； 栅极电极，环绕该第一栅极绝缘膜的周围； 第二栅极绝缘膜，环绕该栅极电极的周围； 筒状半导体层，环绕该第二栅极绝缘膜的周围； 第一个第一导电型高浓度半导体层，设置于岛状半导体层的上部； 第二个第一导电型高浓度半导体层，设置于岛状半导体层的下部； 第一个第二导电型高浓度半导体层，设置于筒状半导体层的上部； 第二个第二导电型高浓度半导体层，设置于筒状半导体层的下部； 第三个第一导电型高浓度半导体层，设于第二个第一导电型高浓度半导体层及第二个 第二导电型高浓度半导体层的下部；第一半导体与金属的化合物层，成形于第二个第二导电型高浓度半导体层及第三个第 一导电型高浓度半导体层侧壁的一部分；第二半导体与金属的化合物层，成形于第一个第一导电型高浓度半导体层的上部；以及第三半导体与金属的化合物层，成形于第一个第二导电型高浓度半导体层的上部。
4.一种半导体器件，其特征在于，具备第一栅极绝缘膜，环绕岛状半导体层的周围； 栅极电极，环绕该第一栅极绝缘膜的周围； 第二栅极绝缘膜，环绕该栅极电极的周围； 筒状半导体层，环绕该第二栅极绝缘膜的周围； 第一 η+型半导体层，设置于岛状半导体层的上部；第二 η+型半导体层，设置于岛状半导体层的下部； 第一 P+型半导体层，设置于筒状半导体层的上部；以及 第二 P+型半导体层，设置于筒状半导体层的下部。
5.一种半导体器件，其特征在于，具备第一栅极绝缘膜，环绕岛状半导体层的周围； 栅极电极，环绕该第一栅极绝缘膜的周围； 第二栅极绝缘膜，环绕该栅极电极的周围； 筒状半导体层，环绕该第二栅极绝缘膜的周围； 第一 η+型半导体层，设置于岛状半导体层的上部； 第二 η+型半导体层，设置于岛状半导体层的下部； 第一 P+型半导体层，设置于筒状半导体层的上部； 第二 P+型半导体层，设置于筒状半导体层的下部；第三η+型半导体层，设于第二 η+型半导体层及第二 P+型半导体层的下部； 第一半导体及金属的化合物层，成形于第二 P+型半导体层及第三η+型半导体层侧壁 的一部分；第二半导体及金属的化合物层，成形于第一 η+型半导体层的上部；以及 第三半导体及金属的化合物层，成形于第一 P+型半导体层的上部。
6.根据权利要求4或5所述的半导体器件，其特征在于，将该筒状半导体层的内周长度 设作为Wp、并将该岛状半导体层的外周长度设作为Wn时，Wp ^ 2Wn。
7.根据权利要求4或5所述的半导体器件，其特征在于，将该筒状半导体层的内径设作 为Rp、并将该岛状半导体层的半径设作为Rn时，Rp ^ 2Rn。
8.根据权利要求4或5所述的半导体器件，其特征在于，将该筒状半导体层的沟道长度 设作为Lp、并将该岛状半导体层的沟道长度设作为Ln时，Lp ^ Ln。
9.根据权利要求4至8中任一所述的半导体器件，其特征在于，第一栅极绝缘膜为使 nMOS晶体管成为增强型的绝缘膜，而该nMOS晶体管为由环绕岛状半导体层的周围的第一 栅极绝缘膜、围绕第一栅极绝缘膜的周围的栅极电极、设置于岛状半导体层上部的第一 η+ 型半导体层、以及设置于岛状半导体层下部的第二 η+型半导体层所构成；而第二栅极绝缘膜为使PMOS晶体管成为增强型的绝缘膜，而该pMOS晶体管为由栅极电 极、环绕该栅极电极的周围的第二栅极绝缘膜、环绕第二栅极绝缘膜的周围的筒状半导体 层、设置于筒状半导体层上部的第一 P+型半导体层、以及设置于筒状半导体层下部的第二 P+型半导体层所构成；而栅极电极为由使nMOS晶体管以及pMOS晶体管成为增强型的材料所构成的栅极电极。
10.根据权利要求5所述的半导体器件，其特征在于，半导体及金属的化合物层为硅及 金属的化合物层。
11.根据权利要求4至10中任一所述的半导体器件，其特征在于，岛状半导体层为岛 状的硅层；筒状半导体层为筒状的硅层；η+型半导体层为η+型硅层；以及P+型半导体层为 P+型硅层。
12.根据权利要求11所述的半导体器件，其特征在于，岛状硅层为ρ型或无掺杂质的岛状硅层，筒状硅层则为η型或无掺杂质的筒状硅层。
13.根据权利要求12所述的半导体器件制造方法，其特征在于，形成于该氧化膜上的ρ 型或无掺杂质的硅层注入有砷，以形成第三η+型硅层。
14.根据权利要求13所述的半导体器件制造方法，其特征在于，还包括下列步骤 形成用于形成η型硅层的光刻胶层；注入磷； 形成η型硅层； 剥离光刻胶层；以及 进行热处理。
15.根据权利要求13或14所述的半导体器件制造方法，其特征在于，还包括下列步骤沉积氧化膜； 沉积氮化膜；形成用于形成岛状硅层的光刻胶层；蚀刻氮化膜及氧化膜；形成用于形成岛状硅层的氮化膜硬掩膜；剥离光刻胶层；沉积该氧化膜并蚀刻氧化膜；形成后续形成栅极形成部的氧化膜侧壁；沉积氮化膜并蚀刻氮化膜；以及形成后续形成筒状硅层的氮化膜侧壁。
16.根据权利要求15所述的半导体器件制造方法，其特征在于，还包括下列步骤 形成作为输出端子的光刻胶层；蚀刻η型或无掺杂质的硅层； 形成输出端子部； 剥离光刻胶层； 蚀刻氧化膜侧壁；蚀刻P型或无掺杂质的硅层或蚀刻η型或无掺杂质的硅层；以及 形成岛状及筒状硅层。
17.根据权利要求16所述的半导体器件制造方法，其特征在于，还包括下列步骤 剥离氮化膜及氧化膜；沉积氧化膜并蚀刻氧化膜，以形成后续注入离子时用于保护沟道的氧化膜侧壁； 形成用于形成第一 η+型硅层及第二 η+型硅层的光刻胶层；注入砷，形成第一 η+型硅层及第二 η+型硅层，并剥离光刻胶层，以形成用于形成第一 P+型硅层及第二 P+型硅层的光刻胶层；注入硼，形成第一 P+型硅层及第二 P+型硅层，剥离光刻胶层，并进行热处理。
18.根据权利要求17所述的半导体器件制造方法，其特征在于，还包括下列步骤 沉积氧化膜、予以平坦化、以及回蚀刻氧化膜；露出第一 η+型硅层及第二 P+型硅层；形成用于蚀刻栅极形成部的氧化膜的光刻胶层； 蚀刻栅极形成部的氧化膜； 剥离光刻胶层；沉积氧化铪这种高导电体膜，即第一栅极绝缘膜； 沉积氮化钛及氮化钽这种栅极电极并进行平坦化； 沉积氮化膜；形成用于形成栅极垫的光刻胶层； 蚀刻氮化膜； 剥离光刻胶层； 蚀刻栅极电极； 沉积氮化膜； 蚀刻氮化膜； 形成氮化膜侧壁；以及 蚀刻第一栅极绝缘膜。
19.根据权利要求18所述的半导体器件制造方法，其特征在于，还包括下列步骤 形成用于蚀刻氧化膜的光刻胶层；干蚀刻氧化膜；剥离光刻胶层；湿蚀刻氧化膜；露出第二 P+型硅层；沉积氮化膜；蚀刻氮化膜；形成氮化膜侧壁；湿蚀刻氧化膜；露出第三η+型硅层；沉积镍或钴这种金属，并进行热处理；移除未反应的金属膜，以于第二 P+型硅层及第三η+型硅层侧壁的一部分形成第一硅 与金属的化合物层；于第一 η+型硅层上部形成第二硅及金属的化合物层；以及 于该第一 P+型硅层的上部形成第三硅与金属的化合物层。
20.根据权利要求19所述的半导体器件制造方法，其特征在于，还包括下列步骤 形成作为层间膜的氧化膜；于第二硅及金属的化合物层上、第三硅及金属的化合物层上、以及该栅极电极上各形 成接触导通孔；为露出第一硅及金属化合物层，形成接触导通孔；沉积钨金属，形成接触点；以及形成输入端子、输出端子、VSS电源线、以及VDD电源线。
全文摘要
本发明提供由一个岛状半导体构成的反向器，并有关使用高密度环绕式栅极晶体管的互补金属氧化物半导体反向器电路所构成的半导体器件。该半导体器件具备第一栅极绝缘膜，环绕岛状半导体层的周围；栅极电极，环绕第一栅极绝缘膜的周围；第二栅极绝缘膜，环绕栅极电极的周围；筒状半导体层，环绕第二栅极绝缘膜的周围；第一个第一导电型高浓度半导体层，设置于岛状半导体层的上部；第二个第一导电型高浓度半导体层，设置于岛状半导体层的下部；第一个第二导电型高浓度半导体层，设置于筒状半导体层的上部；以及第二个第二导电型高浓度半导体层，设置于筒状半导体层的下部。
文档编号H01L21/3115GK101847636SQ201010149459
公开日2010年9月29日 申请日期2010年3月25日 优先权日2009年3月25日
发明者中村广记, 舛冈富士雄 申请人:日本优尼山帝斯电子株式会社