半导体装置和存储卡的制作方法

专利名称：半导体装置和存储卡的制作方法
技术领域：
本发明涉及半导体装置和存储卡，涉及多芯片封装。
背景技术：
近年，手机和便携信息处理终端装置、小型音响装置等的可以携带的电子机器的需求正在急剧增加。为了响应此要求，正在尝试半导体装置的小型化、轻薄化。因此，把在1个半导体芯片中存储多个系统的S0C(SyStem On Chip 片上系统)技术，和在1个封装衬底上层叠多个半导体芯片的多芯片封装(MCP :Multi Chip lockage)技术正用于半导体装置。SOC技术是在1个半导体芯片上装载多个系统的技术。相对于此，MCP技术是在1 个封装上安装多个半导体芯片的技术。MCP技术通过研究多个半导体芯片的叠层方法，能够谋求小型化(例如，参照专利文献1 (特开2005-286126号公报))。在MCP构造中，为了连接半导体芯片的输入输出用焊盘和封装衬底的焊盘，使用导线焊接。因而，在半导体芯片的焊盘附近需要用于导线焊接的适宜的空间。因此，将间隔基配置在叠层的2个半导体芯片之间，由此，确保用于导线焊接的空间。但是，由于使用该间隔基，因而MCP的厚度方向的尺寸增大。此外，如果叠层在封装衬底上的半导体芯片的数量增多，则焊盘数以及导线数也增多。因此，封装衬底和半导体芯片之间的接线变得复杂，还有导线之间发生短路的担忧。 进而，形成在封装衬底上的衬底配线的走线也变得复杂。

发明内容
本发明的例子提出了能够使多芯片封装小型化以及轻薄化，此外能够使封装内的接线简化的技术。本发明的例子的半导体装置，具备封装衬底；和第一以及第二半导体芯片，具有长方形的上面，在上述封装衬底上叠层，上述第一半导体芯片具有沿着1条短边设置的多个第一焊盘，上述第二半导体芯片具有沿着1条短边设置的多个第二焊盘，叠层为由上述第二半导体芯片的长边和没有设置上述多个第二焊盘的短边组成的顶点，和由上述第一半导体芯片的长边和没有设置上述多个第一焊盘的短边组成的顶点在上下重合，第一以及第二半导体芯片的长边交叉。本发明的例子的半导体装置，具备封装衬底；和层叠在上述封装衬底上的第一以及第二半导体芯片，上述第一半导体芯片具有沿着2条短边分别设置的第一以及第二焊盘，上述第二半导体芯片具有沿着2条短边分别设置的第三以及第四焊盘，上述封装衬底具有为了包围上述第一以及第二半导体芯片而配置在封装衬底上的第一至第四衬底焊盘， 上述第一以及第三衬底焊盘用形成在上述封装衬底表面上的第一衬底配线连接，上述第二以及第四衬底焊盘用形成在上述封装衬底表面上的第二衬底配线连接，上述第一以及第二衬底配线经由形成在上述封装衬底内的端子接头部，用设置在比上述封装衬底表面下层的第三衬底配线连接，上述第二半导体芯片配置在上述第一半导体芯片的上述第一以及第二焊盘之间，为了使上述第一以及第二半导体芯片的长边交叉，层叠在上述第一半导体芯片上。本发明的例子的半导体装置，具备封装衬底；具有长方形的上面，沿着1条长边设置多个焊盘的第一至第四半导体芯片，上述第一以及第二半导体芯片为了使未设置上述焊盘的长边之间接触而并排配置在封装衬底上，上述第三以及第四半导体芯片并排层叠在上述第一以及第二半导体芯片上，以使未设置上述焊盘的长边之间接触、上述第三以及第四半导体芯片的短边和上述第一以及第二半导体芯片的短边在上下重合。如果采用本发明的例子，则能够使多芯片封装小型化以及轻薄化，此外，能够简化封装内的接线。


图1是表示半导体芯片的基本构造的侧视图。图2是第一种实施例的侧视图。图3是第一种实施例的平面图。图4是沿着图3的IV-IV线的剖面图。图5是沿着图3的V-V线的剖面图。图6是表示封装衬底的配线布线的模式图。图7是表示封装衬底的配线布线的模式图。图8是表示第二种实施例的构造的侧视图。图9是第二种实施例的平面图。图10是沿着图9的X-X线的剖面图。图11是沿着图9的XI-XI线的剖面图。图12是表示封装衬底的配线布线的模式图。图13是表示封装衬底的配线布线的模式图。图14是表示封装衬底的配线布线的模式图。图15是表示第二种实施例的应用例子的侧视图。图16是表示第二种实施例的变形例子的侧视图。图17是表示第二种实施例的变形例子的侧视图。图18是沿着图17的XVIII-XVIII线的剖面图。图19是沿着图17的XIX-XIX线的剖面图。图20A是分阶段表示变形例子的构造的图。图20B是分阶段表示变形例子的构造的图。
图20C是分阶段表示变形例子的构造的图。图21是表示第二种实施方式的构造的侧视图。图22是表示第二种实施方式的构造的侧视图。图23是沿着图22的XXIII-XXIII线的剖面图。图24是沿着图22的XXIV-XXIV线的剖面图。图25是表示第三种实施方式的构造的侧视图。图沈是表示第三种实施方式的构造的平面图。图27是沿着图沈的XXVII-XXVII线的剖面图。图观是沿着图26的XXVIII-XXVIII线的剖面图。图四是表示本发明的例子的适用例子的图。符号说明1，10 80，IOA 80A，IOB 80B 半导体芯片；11 81，Ila llh，21a 21h 芯片焊盘；19 99 导线；90 存储器控制芯片；91 控制焊盘；100 400 封装衬底；101 104,201 204, 301A, 301B, 302A, 302B, 401A, 401B, 402A, 402B 衬底焊盘；105，105A, 105B, 105C, 106 衬底配线；107 引线连接配线；108 端子接头部；109，120 引线部；110 衬底控制焊盘；Wl W8, WlA W8A, WlB W8B 短边；Ll L8 长边；3 存储卡。
具体实施例方式以下，一边参照附图，一边详细说明用于实施本发明的例子的最佳的形态。1.实施方式以下，说明认为最佳的几个实施方式。(A)概要本发明的例子在多芯片封装(以下，称为MCP)中，涉及叠层多个半导体芯片的封装构造。本发明的例子说明不使用间隔基，能够确保用于叠层的半导体芯片的导线焊接的空间，能够减小封装装置的尺寸的构造。此外，在叠层的半导体芯片上设置进行数据以及控制信号的输入输出的多个焊盘 (以下，称为芯片焊盘)。而后，在封装衬底上设置和这些焊盘连接的多个焊盘(以下，称为衬底焊盘)，进而，设置连接衬底焊盘之间的衬底配线。以下，还说明该配线衬底的配线布线，提出了能够简化衬底配线的走线的技术。(B)半导体芯片图1是表示在以下说明的实施方式中使用的半导体芯片的基本构造的侧视图。如图1所示，半导体芯片1是其上面由短边W和长边L组成的长方形的长方体构造。半导体芯片1例如是NAND型或者NOR型闪存、DRAM(Dynamic Random Access Memory)、ROM (Read Onry Memory)等的存储器芯片。此外，半导体芯片1可以是安装有LSI 的逻辑电路，也可以是混装有存储器和LSI的混装芯片。多个焊盘(未图示)沿着半导体芯片1的短边W或者比短边长的长边L，配置在设置于半导体芯片1上面的端部的区域内(用虚线包围的区域)。
这些焊盘是用于向芯片提供电源电压的电源焊盘、用于进行数据或者控制信号的输入输出的信号输入输出焊盘。以下，说明叠层多个个上述的半导体芯片1，例如使用TSOP (Thin Small Outline lockage:薄小外形封装)进行封装的MCP。而且，在以下所示的几个实施方式中，封装的种类并不限于TS0P，例如也能够适用BGA(Ball Grid Array)等其他的封装。(C)第一种实施方式在本实施方式中，说明在图1所示的半导体芯片上，沿着半导体芯片的1条短边W 设置多个焊盘的半导体芯片的MCP。(1)第一种实施例(a)构造图2是表示成为第一种实施例的MCP的构造的侧视图。图3是第一种实施例的平面图。此外，图4是沿着图3的IV-IV线的剖面图，图5 是沿着图3的V-V线的剖面图。如图2至图5所示，将多个半导体芯片10 40层叠在封装衬底100上。半导体芯片10 40例如是同一尺寸。此外，半导体芯片10 40例如是由闪存组成的存储器芯片。半导体芯片10 40例如隔着绝缘性的粘接剂等的薄的绝缘层分别层叠。半导体芯片10在其上面具有多个焊盘11。以下，将设置在半导体芯片上的焊盘称为芯片焊盘。多个芯片焊盘11沿着芯片的1条短边Wl设置。此外，半导体芯片20 40和半导体芯片10 —样分别具有芯片焊盘21 41。而后，芯片焊盘21 41沿着半导体芯片20 40的短边W2 W4分别设置。第一半导体芯片10例如隔着绝缘性的粘接剂等的薄的绝缘层配置在封装衬底 100 上。第二半导体芯片20层叠在第一半导体芯片10上以使未设置半导体芯片20的芯片焊盘的短边和第一半导体芯片10的长边上下重合。而后，将成为上层一侧的第二半导体芯片20的底面配置成不和第一半导体芯片10的芯片焊盘11接触。此外，配置上层一侧的半导体芯片20的长边以使和没有设置下层一侧的半导体芯片10的芯片焊盘的短边在上下重合。S卩，由半导体芯片的长边和没有设置焊盘的短边组成的顶点在上层一侧和下层一侧的半导体芯片中上下重合，进而，层叠成上层一侧和下层一侧的半导体芯片的长边交叉。而且，上层一侧的半导体芯片的短边的长度是上层一侧的半导体芯片的底面不和下层一侧的半导体芯片的芯片焊盘接触的长度。通过这样叠层2个半导体芯片10、20，能够将位于下层一侧上的半导体芯片的芯片焊盘设置成不用上层一侧的半导体芯片覆盖的构造。因此，能够缩小封装的尺寸。而后，能够用于确保对位于下层一侧上的半导体芯片的导线焊接的空间。此外，设置于半导体芯片20的上面上的芯片焊盘20的排列例如相对设置在半导体芯片10上面的芯片焊盘11的排列配置成左右反转。以下，将把焊盘的排列配置成左右反转的情况称为镜状排列。
在第二半导体芯片20上层叠第三半导体芯片30。第三半导体芯片30配置在第二半导体芯片20上以使没有设置2个半导体芯片20、30的芯片焊盘的短边和长边组成的顶点在上下重合。由此，确保对第二半导体芯片20的芯片焊盘21的导线焊接的空间。而后，第三半导体芯片30的短边W3面向和第一半导体芯片10的短边Wl所在的方向相同的方向。因此，在半导体芯片10的芯片焊盘11的上部如进行覆盖那样配置成半导体芯片30的底面。但是，在第一半导体芯片10和半导体芯片30之间因为隔着半导体芯片20，所以用于芯片焊盘11的导线焊接的厚度方向的空间用半导体芯片20的厚度来确保。g卩，半导体芯片20起到了间隔基的作用。而且，第三半导体芯片30的芯片焊盘31的排列例如和第一半导体芯片10的芯片焊盘11的排列相同。在第三半导体芯片30上设置第四半导体芯片40。第四半导体芯片40配置在第三半导体芯片30上以使由未设置芯片焊盘的短边和长边组成的顶点之间在上下重合。由此， 能够确保针对第三半导体芯片30的芯片焊盘31的导线焊接的空间。而后，第二半导体芯片20的短边W2和第四半导体芯片40的短边W4所在的方向是同一方向。芯片焊盘21的导线焊接用的厚度方向的空间由半导体芯片30的厚度来确保。而且，第四半导体芯片40的芯片焊盘41的排列例如和第二半导体芯片20的芯片焊盘21的排列相同。此外，在上述中，叠层的多个半导体芯片包含有芯片焊盘的排列具有镜状排列的半导体芯片。但是，并不限于此，半导体芯片的芯片焊盘的排列也可以完全相同。 半导体芯片10 40例如当是存储器芯片的情况下，存储器控制芯片90层叠在半导体芯片40上以使其底部不遮盖芯片焊盘41。存储器控制芯片90进行存储器芯片的控制。而且，存储器控制芯片90也可以不配置在半导体芯片40上，可以另外配置在封装衬底100上或者其他衬底上。在封装衬底100上设置和芯片焊盘11 41连接的多个衬底焊盘101、102。多个衬底焊盘101例如配置在封装衬底100上以使其和半导体芯片10、30的短边 WU W3平行。芯片焊盘11、31用焊丝19、39和衬底焊盘101连接。芯片焊盘11、31当分别具有同一功能的情况下，如图2至5所示，对于1个衬底焊盘101，也可以连接2个半导体芯片10、30的芯片焊盘11、31。同样，多个衬底焊盘102例如配置成和半导体芯片20、40的短边W2、W4平行，用焊丝四、49分别连接芯片焊盘21、41。而后，半导体芯片20、40的芯片焊盘的排列当为镜状排列的情况下，衬底焊盘102的排列也可以相对衬底焊盘101的排列进行镜状配置。衬底焊盘101和衬底焊盘102用衬底配线(未图示)连接分别对应的焊盘之间， 进而，还和外部端子(未图示)连接。有关该衬底配线的配线布线以后说明。此外，在封装衬底100上设置衬底控制焊盘110，用焊丝99和存储器控制芯片90 连接。焊丝19 49、99例如是细Au丝等的导电线。如上所述，位于下层一侧上的半导体芯片的长边，和没有设置位于上层一侧的半导体芯片的芯片焊盘的短边叠层成在上下重合。即，由半导体芯片的长边和没有设置焊盘的短边组成的顶点之间在上层一侧和下层一侧的半导体芯片上在上下重合，进而层叠为上层一侧和下层一侧的半导体芯片的长边交叉。此外，将上层一侧的半导体芯片的底面配置成不与下层一侧的半导体芯片的芯片焊盘接触。由此，在上层一侧的半导体芯片上即使进一步配置不同的半导体芯片，上层一侧的半导体芯片也起到用于确保下层一侧的半导体芯片的导线焊接的厚度方向的空间的间隔基的效果。因而，即使不使用间隔基，也能够确保用于下层一侧的半导体芯片的导线焊接的空间，能够缩小封装的厚度方向的尺寸。此外，由此，能够叠层多个半导体芯片，能够缩小封装的尺寸。而且，在本实施例中虽然说明了 4层构造的MCP，但没有限定于该数量。此外，本实施方式也可以使用不同种类的半导体芯片。此外，多个半导体芯片能够如上述那样层叠，并且只要能够确保用于导线焊接的面积，即使不是同一尺寸的半导体芯片也可以。(b)封装衬底的配线布线如上所述，在封装衬底表面以及表面的下层上形成用于连接多个衬底焊盘和外部端子的衬底配线。以下，说明封装衬底的配线布线。而且，以下图示的配线布线是模式化表示了配线的布线，不限定于图示的构造。此外，在此，将设置在半导体芯片以及封装衬底上的焊盘数是8个的情况作为例子，对该配线布线进行说明，但并不限定于该焊盘的个数。图6以及图7是在封装衬底100上实施的配线布线的模式图。封装衬底100例如是TSOP用的衬底。如上所述，半导体芯片的多个芯片焊盘和封装衬底的多个衬底焊盘用焊丝分别连接。衬底焊盘和芯片焊盘希望连结成导线焊接不复杂。因此，例如当多个芯片焊盘的排列以镜状配置的情况下，和这些芯片焊盘连接的多个衬底焊盘的排列也配置成镜状。图6表示将衬底焊盘10 10 !的排列相对衬底焊盘IOla IOlh的排列排列成镜状的情况下的配线布线。如图6所示，在封装衬底100上设置和多个半导体芯片连接的衬底焊盘IOla IOlhUO^i 102h。衬底焊盘IOla IOlhUO^i 102h例如配置成和设置有半导体芯片的焊盘的短边平行。此外，将和存储器控制芯片的控制焊盘连接的衬底控制焊盘110设置在封装衬底100上。衬底焊盘IOla IOlh和衬底焊盘10 10 !用衬底配线105分别连接。衬底焊盘10 Ioa1用衬底配线107和用于与外部装置(未图示)连接用的引线部109a 109h分别连接。因此，衬底焊盘IOla IOlh经由衬底焊盘10 102h和引线部109a 109h连接。此外，衬底控制焊盘110经由衬底配线107分别和控制芯片用的引线部120连接。如图6所示，衬底焊盘10 10 !的排列相对衬底焊盘IOla IOlh的排列成镜状地配置在封装衬底100上。
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如果衬底焊盘IOla IOlh的排列、衬底焊盘10 10 的排列是同样的顺序， 则如只设置在封装衬底表面上的衬底配线之间不接触那样地迂回配线的方式变得非常复杂。此外，为了该走线，封装衬底的尺寸增大。因而，如本实施例所示，通过将芯片焊盘以及衬底焊盘的排列设置成镜状，能够简化用于连接分别对应的衬底焊盘之间的配线布线。此外，以下说明芯片焊盘的排列在上层一侧以及下层一侧的芯片上相同的情况。 这种情况下，衬底焊盘IOia IOlh的排列和衬底焊盘10 Ioa1的排列也可以相同。图7表示衬底焊盘10 10 !的排列和衬底焊盘IOla IOlh的排列相同时的配线布线。衬底焊盘IOla用设置在封装衬底100表面上的衬底配线(实线)105和衬底焊盘 102a电气连接。此外，在封装衬底100内形成通孔，在该通孔内嵌入由导电材料组成的端子接头部 108。用该端子接头部108将设置在封装衬底100背面上的衬底配线(虚线)106和设置在封装衬底100表面上的衬底配线105连接。由此，衬底焊盘IOlb IOlh和衬底焊盘10 10 分别电气连接。因而，通过用端子接头部连接设置在封装衬底的表面以及背面上的多个衬底配线，即使半导体芯片以及封装衬底的焊盘的排列相同，也能够简化衬底配线的走线。如上所述，通过使用图6以及图7的配线布线，能够简化衬底配线的走线。(c)汇总通过上述的半导体芯片的叠层构造以及封装衬底的配线布线，即使不使用间隔基，也能够确保下层一侧的半导体芯片的导线焊接用的空间。进而，因为能够层叠多个半导体芯片，所以能够缩小封装的尺寸。此外，能够简化封装衬底的衬底配线的走线。(2)第二种实施例在第一种实施例所示的MCP构造中，设置有半导体芯片的焊盘的边面向不同的2 个方向。因此，多个半导体芯片的焊丝偏向1个方向，担心导线之间的短路。以下，说明能够防止导线之间的短路的MCP。而且，对于和在第一种实施例中所示构件相同的构件，附加相同的符号，省略详细的说明。(a)构造用图8至图11说明本实施例的MCP。图8表示本实施例的MCP构造的侧视图。此外，图9表示本实施例的平面图。此外，图10表示沿着图9的X-X线的剖面图，图11表示沿着图9的XI-XI线的剖面图。第一半导体芯片10配置在封装衬底100上。而后，第二半导体芯片20配置在半导体芯片10上以使由没有设置第一以及第二半导体芯片10、20的芯片焊盘的短边和长边组成的顶点之间在上下重合，长边之间上下交叉那样。由此，确保用于芯片11的导线焊接的空间。第三半导体芯片30配置在半导体芯片20上以使设置有芯片焊盘31的短边W3和设置有第二半导体芯片的焊盘21的短边W2所在的方向朝向相反的方向。此外，半导体芯片30为了使其底面不和半导体芯片20的芯片焊盘21接触，在短边W3所在的方向上平行移动。由此，确保用于焊盘21的导线焊接的空间。第四半导体芯片40配置在半导体芯片30上以使设置有芯片焊盘41的短边W4和设置有第一半导体芯片的焊盘11的短边Wl所在的方向朝向相反的方向。此外，第四半导体芯片40配置成半导体芯片30的长边和没有设置芯片焊盘41的短边在上下重合。芯片焊盘11 41的排列可以呈镜状排列，也可以是相同排列。当焊盘排列成镜状的情况下，例如，芯片焊盘31、41的排列相对芯片焊盘11、21的排列配置成镜状。设置在封装衬底100上的衬底焊盘101 104配置成包围由多个半导体芯片组成的叠层体的周围。衬底焊盘101和芯片焊盘11连接。衬底焊盘102和芯片焊盘21连接。而后，衬底焊盘103和芯片焊盘31连接，衬底焊盘104和芯片焊盘41连接。如上所述，通过配置半导体芯片10 40，能够将设置有焊盘的短边层叠成位于分别不同的4个方向。由此，对每个半导体芯片能够在分别不同的方向上引出焊丝，能够防止焊丝之间的短路。而且，在本实施例中，焊丝19 49只要分别在不同的4个方向上引出即可。艮口， 只要设置有芯片焊盘11 41的短边Wl W4分别位于不同的方向上即可，只要由位于下层一侧上的半导体芯片的长边和位于上层一侧的没有设置半导体芯片的焊盘的短边组成的顶点在上下重合，叠层为长边之间在上下交叉，则半导体芯片10 40的短边Wl W4的方向没有限定。例如，可以是半导体芯片10的短边Wl和半导体芯片30的短边W3朝向相互相反的方向，半导体芯片20的短边W2和半导体芯片40的短边W4朝向相互相反的方向层叠的构造。(b)封装衬底的配线布线图12至图14是表示装载图8至图11所示的MCP构造的封装衬底100的配线布线的模式图。而且，虽然对将设置在半导体芯片以及封装衬底上的焊盘的数量设置成8个的情况下的配线布线进行说明，但其个数没有限定。如上所述，设置有多个半导体芯片的芯片焊盘的短边位于分别不同的4个方向。因此，如图12所示，和这些芯片焊盘连接的衬底焊盘IOla 101h、102a 102h、 103a 103h、l(Ma 104h也位于封装衬底100上的不同的4个方向上配置。衬底焊盘103a 103h、l(Ma 104h的排列例如相对衬底焊盘IOla 101h、 102a 102h的排列配置成镜状。而后，衬底焊盘IOla IOlh和衬底焊盘103a 103h用衬底配线105A连接。衬底焊盘10 102h和衬底焊盘10 104h用衬底配线105B连接。此外，如图13所示，在比配置有衬底配线105A、105B的层更下层上设置衬底配线 105C。衬底配线105A用端子接头部108a 108h和衬底配线105C和衬底配线105B连接。 由此，衬底焊盘IOla 101h、103a 103h经由衬底焊盘10 102h和外部端子109a 109h连接。
而且，衬底配线105C也可以设置在封装衬底100的背面上。此外，图14是表示叠层的半导体芯片的芯片焊盘的排列在全部的芯片相同的情况下的配线布线的图。如图14所示，因为芯片焊盘的排列相同，所以衬底焊盘IOla 101h、102a 102hU03a 103hU04a 104h的排列也分别是相同的排列。设置在封装衬底100表面上的衬底配线(实线)105或者设置在封装衬底100背面上的衬底配线(虚线)106从衬底焊盘IOla 101h、102a 102h、103a 103h、104a 104h的各自中引出以便变成格子形的布线。多个端子接头部108形成在封装衬底100内以便在X字上排列。经由这些端子接头部108将衬底配线105和衬底配线106连接。由此，衬底焊盘IOla 101h、103a 103h、104a 104h和衬底焊盘10 102 连接，进而，和外部端子109a 109h连接。例如，衬底焊盘IOla用衬底表面的衬底配线 105和衬底焊盘103a连接。衬底焊盘10 用衬底配线105和衬底焊盘10 连接。而后， 衬底焊盘101a、103a经由2个端子接头部108和衬底背面的衬底配线106和衬底焊盘10 连接。因而，多个衬底焊盘即使配置成位于4个方向的情况下，也能够简化封装衬底配线的走线。(c)应用例子图15是表示本实施例的应用例子的侧视图。图15是叠层8个半导体芯片，图8至图11所示的MCP是2组层叠的构造。如图15所示，将半导体芯片50进一步层叠在半导体芯片40上。设置有半导体芯片50的芯片焊盘51的短边W5位于和设置有半导体芯片40的芯片焊盘的边W4所在的方向相反的方向上。而后，半导体芯片50在与短边W5所在的方向平行地移动以使半导体芯片50的底面不和半导体芯片40的芯片焊盘41接触。由此，确保用于导线焊接的空间。此外，该边W5位于和设置有半导体芯片10的焊盘的边Wl相同的方向上。此外，半导体芯片10的导线焊接用的厚度方向的空间在半导体芯片10和半导体芯片50之间因为隔着3个半导体芯片20 40，所以能够充分地被确保。半导体芯片50的芯片焊盘51因为设置有该焊盘的短边W5位于设置有半导体芯片10的焊盘的短边Wl相同方向上，所以与衬底焊盘101连接。半导体芯片60 80顺序层叠在半导体芯片50上以使其各自和半导体芯片20 40的配置相同。而后，半导体芯片60的芯片焊盘61与和芯片焊盘21相同的衬底焊盘102连接。 同样，半导体芯片70的芯片焊盘71和芯片焊盘31连接，此外，半导体芯片80的芯片焊盘 81和芯片焊盘41、同样的衬底焊盘连接。如上所述，也可以叠层4个及以上的半导体芯片。(d)变形例子在第二种实施例中对能够防止导线之间的短路的MCP进行了说明。在本变形例子中，除了上述的效果外，使用图16至图19说明能够进一步缩小封装的尺寸的MCP。
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图16是表示本变形例子的MCP的侧视图。图17表示本变形例子的平面图。此外， 图18表示沿着图17的XVIII-XVIII线的剖面图，图19表示沿着图17的XIX-XIX线的剖面图。而且，对于和上述一样的构件标注相同的符号并省略详细说明。在封装衬底200上顺序叠层半导体芯片10 40。此外，和第二种实施例一样，设置有芯片焊盘的短边Wl W4配置成朝向不同的4个方向。而后，芯片焊盘11和衬底焊盘201连接。此外，芯片焊盘21和衬底焊盘202连接。 此外，芯片焊盘31和衬底焊盘203连接，芯片焊盘41和衬底焊盘204连接。在本变形例子中，芯片焊盘21、31的排列例如配置成相对芯片焊盘11、41的排列成镜状。在这种情况下，安装图16至图19所示的半导体芯片10 40的封装衬底200的配线布线能够适用图12以及图13所示的配线布线。因此，图16至图19所示的衬底焊盘202、203的排列成为和芯片焊盘21、31的排列相同的排列，相对和芯片焊盘11、41连接的衬底焊盘201、204的排列，配置成镜状。此时，图16至图19的衬底焊盘201以及衬底焊盘204的排列分别与图12所示的衬底焊盘IOla IOlh以及衬底焊盘10 10 !对应。同样，衬底焊盘202以及衬底焊盘203的排列分别与图12的衬底焊盘103a 10 以及衬底焊盘10 104h对应。此外，图16至图19所示的半导体芯片20、30的芯片焊盘21、31的排列也可以和芯片焊盘11、41的排列相同。这种情况下，能够适用图14所示的配线布线，图16至图19 表示的衬底焊盘201的排列与图14所示的衬底焊盘IOla IOlh对应，衬底焊盘202的排列与衬底焊盘103a 10 对应。此外，图16至图19所示的衬底焊盘203的排列与图14 所示的衬底焊盘10 104h对应，衬底焊盘204的排列与衬底焊盘10 10 !对应。以下，使用图20A至图20C分阶段说明本变形例子的构造。如图20A所示，第一半导体芯片10配置在封装衬底200上。为了使由半导体芯片的长边和没有设置焊盘的短边组成的顶点在上层一侧和下层一侧的半导体芯片上在上下重合叠层第二半导体芯片20。而后，确保用于芯片焊盘11的导线焊接的空间。如图20B所示，第三半导体芯片30层叠在半导体芯片20上以便设置有半导体芯片30的焊盘31的短边W3和半导体芯片20的长边在上下重合。而后，将和半导体芯片30 的短边W3相对的短边配置成和半导体芯片10的短边Wl位于相同的方向上。因此，虽然半导体芯片30的底面位于芯片焊盘11的上部，但半导体芯片10的焊盘11的导线焊接用的厚度方向的空间由半导体芯片20的厚度确保。如图20C所示，为了使设置有半导体芯片40的芯片焊盘的短边W4和半导体芯片 30的长边在上下重合，半导体芯片40层叠在半导体芯片30上。而后，将和半导体芯片40 的短边W4相对的短边配置成和半导体芯片20的短边W2位于相同的方向上。此时，半导体芯片20的焊盘21的导线焊接用的厚度方向的空间用半导体芯片30 的厚度确保。由此，如上所述，通过叠层多个半导体芯片，能够防止焊丝之间的短路，能够进一步缩小封装的尺寸。(D)第二种实施方式
在第一种实施方式中，说明了沿着一条短边设置多个焊盘的半导体芯片的MCP构造。芯片焊盘并不限于沿着1条短边设置，还存在沿着2条短边设置的半导体芯片。在本实施方式中，说明沿着2条短边设置了焊盘的半导体芯片的MCP构造。而且，对于和第一种实施方式相同的构件，标注相同符号并省略详细说明。(a)构造使用图21至图M说明本实施方式的MCP的构造。图21是表示本实施方式的MCP构造的侧视图。图22是表示本实施方式的构造的平面图。此外，图23是沿着图22的XXIII-XXIII线的剖面图，图M是沿着图22的 XXIV-XXIV线的剖面图。如图21至图M所示，在封装衬底300上例如层叠有8个半导体芯片10 80。这些半导体芯片10 80例如是存储器芯片。第一种半导体芯片10配置在封装衬底300上。在半导体芯片10上面设置多个芯片焊盘11、12。在这些芯片焊盘中，芯片焊盘11沿着半导体芯片的短边WlA设置。此外，芯片焊盘12沿着短边WlB设置。g卩，半导体芯片10沿着2条短边设置有芯片焊盘11、12。芯片焊盘12的排列例如相对芯片焊盘11的排列以镜状排列。在第一半导体芯片10上层叠第二半导体芯片20。第二半导体芯片20沿着短边W2A设置芯片焊盘21，沿着短边W2B设置芯片焊盘 22。第二半导体芯片20配置在2条短边W1A、W1B之间层叠以使半导体芯片20的长边和第一半导体芯片10的长边交叉，半导体芯片20和第一半导体芯片10的芯片焊盘11、12 不接触。此时，为了确保位于下层一侧上的半导体芯片的导线焊接的空间，位于上层一侧的半导体芯片的短边的长度是设定成比下层一侧的半导体芯片的长边短，和下层一侧的半导体芯片的芯片焊盘不重合的长度。此外，芯片焊盘21的排列例如变成和芯片焊盘11的排列相同的排列。此外，芯片焊盘22的排列例如相对芯片焊盘21的排列以镜状排列。在第二半导体芯片20上层叠第三半导体芯片30。层叠第三半导体芯片30以使半导体芯片30的长边和第二半导体芯片20的长边交叉。此外，第三半导体芯片30沿着短边W3设置芯片焊盘31，沿着短边W!3B设置芯片焊盘32。芯片焊盘31、32的排列排列成分别和芯片焊盘11、12的排列相同。此时，第三半导体芯片30虽然位于设置有第一半导体芯片10的芯片焊盘的短边 W1A、WlB的上部，但半导体芯片10的厚度方向的导线焊接的空间用第二半导体芯片20的
厚度确保。第四至第8半导体芯片40 80和第一至第三半导体芯片一样，交替层叠成各自的长边在上下重叠。在半导体芯片80上配置存储器控制芯片90。
半导体芯片50 80的芯片焊盘51 81的排列和半导体芯片10的芯片焊盘11 的排列相同。此外，半导体芯片50 80的芯片焊盘52 82的排列和半导体芯片10的芯片焊盘12的排列相同，例如成为镜状排列。而后，芯片焊盘11、31、51、71和封装衬底300上的衬底焊盘301A连接，芯片焊盘 12、32、52、72和封装衬底300上的衬底焊盘301B连接。此外，芯片焊盘21、41、61、81和封装衬底300上的衬底焊盘302A连接，芯片焊盘 22、42、62、82和封装衬底300上的衬底焊盘302B连接。图21至图M所示的叠层后的半导体芯片10 80的芯片焊盘12 82例如当相对芯片焊盘11 81排列成镜状的情况下，封装衬底300的配线布线能够适用图12以及图 13所示的配线布线。此时，图21至图M所示的衬底焊盘301B、302B的排列变成和芯片焊盘12 82的配线相同的排列，相对衬底焊盘301A、302A的排列配置成镜状。此时，图21至图M的衬底焊盘302A以及衬底焊盘30IA的排列分别与图12所示的衬底焊盘IOla IOlh以及衬底焊盘10 10 !对应。同样地，衬底焊盘301B以及衬底焊盘302B的排列分别与图12的衬底焊盘103a 10 以及衬底焊盘10 104h对应。此外，图21至图M所示的半导体芯片10 80的芯片焊盘的排列也可以成为完全相同的排列。这种情况下，图21至图M所示的衬底焊盘302A的排列与图14所示的衬底焊盘IOla IOlh对应，衬底焊盘301B的排列与衬底焊盘103a 103对应。此外，图21 至图M所示的衬底焊盘302B的排列与图14所示的衬底焊盘10 104h对应，衬底焊盘 30IA的排列与衬底焊盘10 10 !对应。如上所述，当沿着半导体芯片的2条短边设置焊盘的情况下，层叠成位于下层一侧的半导体芯片的长边和位于上层一侧的半导体芯片的长边交叉。此外，上层一侧的半导体芯片配置在下侧一侧的半导体芯片的2条短边之间层叠。由此，在上层一侧的半导体芯片上即使进一步层叠不同的半导体芯片，上层一侧的半导体芯片也能够起到用于确保下层一侧的半导体芯片的导线焊接的厚度方向的间隙的间隔基效果。因此，即使不使用间隔基，也能够确保用于下层一侧的半导体芯片的导线焊接的空间。因而，即使不使用间隔基，也能够确保下层一侧的半导体芯片的导线焊接的空间， 缩小MCP厚度方向的大小。进而，能够简化封装衬底的衬底配线的走线。而且，本实施方式可以使用不同种类的半导体芯片。此外，多个半导体芯片能够如上述那样层叠，并且，如果是能够确保用于导线焊接的面积，则不是同一尺寸的半导体芯片也可以。(E)第三种实施方式在第一以及第二种实施方式中，说明了焊盘沿着短边设置的半导体芯片的MCP构造。但是，焊盘并不限于沿着芯片的短边设置，也可以沿着图1所示的半导体芯片1上面的长边L进行设置。因而，在本实施方式中，说明沿着1条长边设置焊盘的半导体芯片的MCP构造。
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使用图25至图观说明本实施方式的MCP构造。而且，与第一以及第二实施方式相同的构件标注同一符号并省略详细的说明。图25是本实施方式的侧视图。此外，图沈表示本实施方式的平面图。图27是沿着图沈的XXVII-XXVII线的剖面图，图28是沿着图沈的XXVIII-XXVIII线的剖面图。在半导体芯片IOA 80A、IOB 80B上面沿着1条长边LlA L8A、L1B L8B分别设置多个焊盘IlA 81A、IlB 81B。而后，这些芯片IOA 80A、IOB 80B在封装衬底
400上层叠。半导体芯片IOA以及半导体芯片IOB配置在封装衬底100上。半导体芯片IOA和半导体芯片IOB并排配置在封装衬底400上以使和设置有芯片焊盘1IA的边LlA相对的边及和设置有芯片焊盘IlB的边LlB相对的边，S卩，未设置焊盘的长边之间接触。此外，芯片焊盘IlB的焊盘的排列相对芯片焊盘IlA的排列例如呈镜状地排列。半导体芯片20A以及半导体芯片20B层叠在半导体芯片10AU0B上。半导体芯片20A和半导体芯片20B和半导体芯片10A、IOB —样，为了使未设置焊盘的长边之间接触并排配置。而后，半导体芯片20A、20B排列在半导体芯片10A、IOB上层叠以使半导体芯片 20A、20B的短边和半导体芯片10AU0B的短边在上下交叉。此时，半导体芯片10AU0B的焊盘IlAUlB必须用于确保能够用于导线焊接的面积。因此，在本实施方式中，为了确保用于成为下层一侧的半导体芯片的导线焊接的面积，下层一侧的半导体芯片的短边的长度必须比上层一侧的半导体芯片的长边的一半的长度还长。半导体芯片20A的芯片焊盘21A的排列成为和半导体芯片IOA的芯片焊盘IlA的排列相同的排列。此外，半导体芯片20B的芯片焊盘21B的排列相对半导体芯片20A的芯片焊盘21A的排列呈镜状地排列。进而，在半导体芯片20A、20B上层叠半导体芯片30A、30B。为了使未设置焊盘的长边之间接触而并排配置半导体芯片30A、30B。此外，为了使半导体芯片30A、30B的短边和半导体芯片20A、20B的短边上下交叉，在半导体芯片20A、20B上层叠半导体芯片30A、30B。而后，第四至第8半导体芯片40A 80A、40B 80B和半导体芯片IOA 30A、 IOB 30B —样，并排配置成未设置2个半导体芯片的焊盘的长边之间接触，上层一侧的半导体芯片的短边如和下层一侧的半导体芯片的短边在上下交叉那样交替层叠。芯片焊盘11A、31A、51A、71A和焊盘衬底400上的衬底焊盘401A连接，芯片焊盘 11B、31B、51B、71B和封装衬底400上的衬底焊盘401B连接。此外，芯片焊盘21A、41A、61A、81A和封装衬底400上的衬底焊盘402A连接，芯片焊盘21B、41B、61B、81B和封装衬底400上的衬底焊盘402B连接。如上所述，当使用芯片焊盘的排列成为镜状的半导体芯片的情况下，封装衬底300 的配线布线能够适用图12以及图13所示的配线布线。此时，图25至图观所示的衬底焊盘 401B、402B的排列和芯片焊盘11B、21B的排列是相同的排列，相对衬底焊盘401A、402A的排列，呈镜状地配置。而且，图25至图28的衬底焊盘401A以及衬底焊盘402A的排列与图12 所示的衬底焊盘10 10 !以及衬底焊盘IOla IOlh分别对应。同样，衬底焊盘401B以及衬底焊盘402B的排列与图12的衬底焊盘103a 10 以及衬底焊盘10 104h分
别对应。此外，图25以及图28所示的半导体芯片IOA 80A、10B 80B的芯片焊盘的排列也可以变成完全相同的排列。在这种情况下，图25至图28所示的衬底焊盘402A的排列与图14所示的衬底焊盘IOla IOlh对应，衬底焊盘401B的排列与衬底焊盘103a 10 对应。此外，图25至图28所示的衬底焊盘402B的排列与图14所示的衬底焊盘10 104h对应，衬底焊盘401A的排列与衬底焊盘10 10 !对应。如上所述，当沿着半导体芯片的1条长边设置焊盘的情况下，配置在下层一侧上的2个半导体芯片为了使未设置有焊盘的长边之间接触而并排配置。而后，配置在上层一侧上的2个半导体芯片为了使未设置焊盘的长边之间接触，上层一侧的半导体芯片的短边、下层一侧的半导体芯片的短边在上下交叉，在下层一侧的2个半导体芯片上并排层叠。因此，如本实施方式所示，能够用8个半导体芯片的厚度层叠16个半导体芯片。 即，MCP的厚度如变成在该MCP中使用的半导体芯片的厚度的和的一半那样，能够封装多个半导体芯片。由此，在上层一侧的半导体芯片上即使进一步配置不同的半导体芯片，上层一侧的半导体芯片也能够起到用于确保下层一侧的半导体芯片的导线焊接的厚度方向的空间的间隔基的作用。因而，即使不使用间隔基，也能够确保用于下层一侧的半导体芯片的导线焊接的空间，能够缩小封装的厚度方向的尺寸。进而，能够简化封装衬底的衬底配线的走线。而且，本实施方式可以使用不同种类的半导体芯片。此外，多个半导体芯片能够如上所述那样层叠，并且，如果能够确保用于导线焊接的面积，则不是同一尺寸的半导体芯片也可以。3.适用例子图四是表示本发明的例子的适用例子的存储卡的图。在存储卡3内安装具有多个半导体芯片构成的MCP2。多个半导体芯片例如是由闪存组成的存储芯片。而后，这些存储芯片以第一至第三实施方式所示的某一构造层叠，用绝缘性封装密封。存储卡3例如在数字照相机、手机、音频机器等中使用。如上所述，本发明的例子的MCP能够加大存储卡的存储容量，并且能够减小卡的尺寸。2.其他本发明的例子能够使多芯片封装装置小型化以及轻量化，此外，能够简化封装装置内的接线。本发明的例子能够减小多芯片封装的制造成本。本发明的例子并不限于上述的实施方式，在不脱离其主要内容的范围中，能够变形各构成要素并具体化。此外，通过在上述的实施方式中公开的多个构成要素的适宜的组合能够构成各种发明。例如，可以从在上述实施方式中公开的全构成要素中删除几个构成要素，也可以适宜地组合不同的实施方式的构成要素。
权利要求
1.一种半导体装置，其特征在于，包括 封装衬底；以及第一半导体芯片至第四半导体芯片，具有长方形的上表面，依次层叠在上述封装衬底上，上述第一半导体芯片和上述第三半导体芯片分别具有仅沿一个短边设置的多个第一焊盘和多个第三焊盘，上述第二半导体芯片和上述第四半导体芯片分别具有仅沿一个短边设置的多个第二焊盘和多个第四焊盘，以使由上述第二半导体芯片以及上述第四半导体芯片的长边和未设置上述多个第二焊盘的短边形成的顶点与由上述第一半导体芯片以及上述第三半导体芯片的长边和未设置上述多个第一焊盘的短边形成的顶点上下重合、且使上述第一半导体芯片以及上述第三半导体芯片的长边与上述第二半导体芯片以及上述第四半导体芯片的长边交叉的方式进行层叠，以覆盖上述第一半导体芯片的上述第一焊盘的方式在上述第二半导体芯片上层叠上述第三半导体芯片，以覆盖上述第二半导体芯片的上述第二焊盘的方式在上述第三半导体芯片上层叠上述第四半导体芯片，上述第三焊盘配置成与上述第一焊盘成为镜面状， 上述第四焊盘配置成与上述第二焊盘成为镜面状。
2.根据权利要求1所述的半导体装置，其特征在于，上述封装衬底具有多个第一衬底焊盘至第四衬底焊盘，上述第一衬底焊盘至上述第四衬底焊盘以分别与第一焊盘至第四焊盘对应的方式进行配置。
3.一种存储卡，其特征在于具有权利要求1或2所述的半导体装置。
全文摘要
本发明提供一种半导体装置和具有该半导体装置的存储卡，半导体装置包括封装衬底；第一至第四半导体芯片，具有长方形的上表面，依次层叠在封装衬底上，第一和第三半导体芯片分别具有仅沿一个短边设置的多个第一和第三焊盘，第二和第四半导体芯片分别具有仅沿一个短边设置的多个第二和第四焊盘，使由第二以及第四半导体芯片的长边和未设置多个第二焊盘的短边形成的顶点与由第一以及第三半导体芯片的长边和未设置多个第一焊盘的短边形成的顶点上下重合、且使第一以及第三半导体芯片的长边与第二以及第四半导体芯片的长边交叉地重叠，覆盖第一焊盘地在第二半导体芯片上层叠第三半导体芯片，覆盖第二焊盘地在第三半导体芯片上层叠第四半导体芯片。
文档编号H01L25/065GK102231375SQ20111015955
公开日2011年11月2日 申请日期2007年12月27日 优先权日2006年12月27日
发明者伊东干彦, 儿玉亲亮 申请人:株式会社东芝