专利名称：高压ldmos结构的制作方法
技术领域：
本发明涉及集成电路技术。
技术背景
高压LDMOS结构因其为横向结构，可与中低压器件集成，对于提高芯片的集成度及提高芯片的稳定性有显著的优势。同时可以降低芯片的封装成本。现今高压LDMOS结构在电源管理芯片中得到广泛应用，大有取代VDMOS器件的趋势，尤其在大于700v的应用场I=I O
判断LDMOS结构性能的指标主要为比导通电阻及击穿电压两项。现今LDMOS的发展趋势是在达到耐压指标的情况下，尽可能降低器件的比导通电阻。
LDMOS的比导通电阻与漂移区长度成正比，与漂移区掺杂浓度成反比。降低比导通电阻的方法就是减小器件的漂移区长度及增大漂移区的掺杂浓度。
图1为现有技术中的无P型降场层LDMOS结构，该结构与有P型降场层LDMOS相比，工艺简单可以省一张P型降场层版，但是该结构很难将漂移区体内纵向电场调平，对于电场的优化能力不强，难于提高漂移区(N型漂移区和N型埋层)的掺杂浓度，难于得到很低的比导通电阻。
图2为现有技术中的有P型降场层LDMOS结构，该结构与无P型降场层LDMOS相比，需增加一张P型降场层版，该结构有利于优化漂移区体内纵向电场。有利于提高漂移区 (N型漂移区和N型埋层)的掺杂浓度。该结构由于引入ρ型降场层，将会复合掉漂移区表面N型杂质，而该N型区域的电阻率最低，是电子流的主要通道，所以不利于降低比导通电阻。发明内容
本发明所要解决的技术问题是，提供一种能够降低比导通电阻的高压LDMOS结构。
本发明解决所述技术问题采用的技术方案是，高压LDMOS结构，包括N漂移区和P 型衬底，其特征在于，在N漂移区下方的P型衬底区域，设置有复合埋层区，所述复合埋层区包括P型埋层区和N型埋层区。
所述复合埋层区由N型埋层区以及嵌入N型埋层区中的P型埋层区构成。
或者，所述复合埋层区由交错垂直排列的N型埋层区和P型埋层区构成。
本发明的有益效果是，
1、不采用P型降场层，可以让出N型漂移区的表面高掺杂电子通道，有利于降低比导通电阻。
2、采用合理的N、P埋层注入剂量可以有效调节漂移区体内电场，使得在漂移区高掺杂情况下将体内纵向电场尽量调平，接近击穿电场。
本发明可以显著提高漂移区的掺杂浓度，从而降低器件的比导通电阻。
图1是现有技术中的无P型降场层LDMOS结构示意图。
图2是现有技术中的有P型降场层LDMOS结构示意图。
图3是本发明的结构示意图。
图4是本发明的实施例1的结构示意图(图3的A-A向)。
图5是本发明的实施例2的结构示意图(图3的A-A向)。
具体实施方式
本发明的高压LDMOS结构包括N漂移区和P型衬底，在N漂移区下方的P型衬底区域，设置有复合埋层区，所述复合埋层区包括P型埋层区和N型埋层区。本发明的P型埋层区和N型埋层区皆为纵向贯穿复合埋层区。
实施例1，参见图3、图4。
本实施例的复合埋层区由交错垂直排列的N型埋层区和P型埋层区构成。N型埋层区和P型埋层区皆为垂直于N漂移区设置。
实施例2，参见图3、图5。
本实施例的复合埋层区由N型埋层区以及嵌入N型埋层区中的多个P型埋层区构成。P型埋层区垂直于N漂移区。
权利要求
1.高压LDMOS结构，包括N漂移区和P型衬底，其特征在于，在N漂移区下方的P型衬底区域，设置有复合埋层区，所述复合埋层区包括P型埋层区和N型埋层区。
2.如权利要求1所述的高压LDMOS结构，其特征在于，所述复合埋层区由N型埋层区以及嵌入N型埋层区中的P型埋层区构成。
3.如权利要求1所述的高压LDMOS结构，其特征在于，所述复合埋层区由交错垂直排列的N型埋层区和P型埋层区构成。
全文摘要
高压LDMOS结构，涉及集成电路技术。本发明包括N漂移区和P型衬底，其特征在于，在N漂移区下方的P型衬底区域，设置有复合埋层区，所述复合埋层区包括P型埋层区和N型埋层区。本发明不采用P型降场层，可以让出N型漂移区的表面高掺杂电子通道，有利于降低比导通电阻。
文档编号H01L29/06GK102522428SQ20111043215
公开日2012年6月27日 申请日期2011年12月21日 优先权日2011年12月21日
发明者向可强, 李文昌, 罗杰, 艾磊, 马力, 高继, 黄云川 申请人:成都成电硅海科技股份有限公司