专利名称：60v非对称高压pmos结构及其制造方法
技术领域：
本发明涉及半导体器件技术领域，具体来说，本发明涉及一种60V非对称高压 PMOS结构及其制造方法。
背景技术：
B⑶工艺是把双极器件和CMOS器件同时制作在同一芯片上，是一种先进的单片集成工艺技术。它综合了双极器件高跨导、强负载驱动能力和CMOS集成度高、功耗低的优点， 使其互相取长补短，发挥各自的优点；更为重要的是，它集成了 DMOS功率器件，DMOS可以在开关模式下工作，功耗极低，不需要昂贵的封装和冷却系统就可以将大功率传递给负载。低功耗是BCD工艺的主要优点之一，整合过的BCD工艺制程，可大幅降低功率耗损，提高系统性能，节省电路的封装费用，并具有更好的可靠性。BCD工艺主要应用于电源管理、显示驱动、汽车电子、工业控制等领域。近年来，在显示驱动和电源管理两大市场驱动下，B⑶工艺倍受关注，越来越多的公司和研究单位进入该领域，进行相关工艺和产品的开发。发明内容
本发明所要解决的技术问题是提供一种60V非对称高压PMOS结构及其制造方法， 栅极工作电压为5V或15V，漏端工作电压为60V，不但与低压器件(3. 3V或5V)兼容，且经过对结构与工艺的优化，安全工作区大于60V，击穿电压达80V以上。
为解决上述技术问题，本发明提供一种60V非对称高压PMOS结构的制造方法，包括步骤
提供P型硅衬底，在其上依次注入形成N型埋层和热生长P型外延层；
在所述P型外延层中高能注入N型杂质，并经高温扩散形成低浓度的高压N阱，作为所述高压PMOS结构的高压阱以及高压器件的自隔离；
在所述高压PMOS结构的漏区部分图形曝光，注入P型杂质并经高温扩散形成P型漂移区；
依照标准CMOS工艺在所述P型外延层上进行局部氧化工艺，制作器件/电路部分的多个场氧化隔离；
在所述P型外延层上形成栅氧化层，所述栅氧化层与所述场氧化隔离邻接；
在所述高压PMOS结构的所述栅氧化层及其相邻的场氧化隔离上热生长多晶硅栅并形成多晶栅极，同时在所述高压PMOS结构的漏区形成多晶栅极场板；以及
依照标准CMOS工艺，以所述多晶栅极为对准层，在所述高压PMOS结构的源区以及漏区依次图形曝光，分别形成源极、漏极和高压N阱引出端，所述漏极位于所述P型漂移区中。
可选地，形成所述源极、漏极和高压N阱引出端之后还包括步骤
对所述高压PMOS结构进行快速热处理过程。
可选地，所述N型杂质为磷。
可选地，所述P型杂质为硼。
可选地，所述栅氧化层的厚度为80~120A。
为解决上述技术问题，本发明还提供一种60V非对称高压PMOS结构，包括
N型埋层，位于P型硅衬底中，所述P型硅衬底O01)上形成有P型外延层；
低浓度的高压N阱，位于所述N型埋层之上、所述P型外延层之中，作为所述高压 PMOS结构的高压阱以及高压器件的自隔离；
P型漂移区，位于所述高压N阱中；
多个场氧化隔离，分布于所述P型外延层的表面；
栅氧化层，位于所述P型外延层上，与所述场氧化隔离邻接；
多晶栅极，位于所述高压PMOS结构的所述栅氧化层及其相邻的场氧化隔离上，同时在所述高压PMOS结构的漏区形成多晶栅极场板；以及
源极、漏极和高压N阱引出端，分布在所述P型外延层的表面，所述漏极位于所述 P型漂移区中。
可选地，所述栅氧化层的厚度为80~120A。
与现有技术相比，本发明具有以下优点
本发明的60V非对称高压PMOS结构的栅极工作电压为5V或15V，漏端工作电压为 60V。该器件在漏端采用多晶硅栅在场氧化层(L0C0S或STI)上形成场板结构，以减小漏端的电场强度，增大安全工作区和击穿电压。其不但与低压器件(3. 3V或5V)兼容，且经过对场板和漏端结构及工艺的改善优化，安全工作区大于60V，击穿电压达80V以上，这是传统的高压PMOS所不能比拟的，对高压功率器件的发展与广泛应用有很大作用。
本发明的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例的描述而变得更加明显，其中
图1为本发明一个实施例的60V非对称高压PMOS结构的制造方法的流程示意图2至图7为本发明一个实施例的60V非对称高压PMOS结构的制造过程的剖面结构示意图。
具体实施方式
下面结合具体实施例和附图对本发明作进一步说明，在以下的描述中阐述了更多的细节以便于充分理解本发明，但是本发明显然能够以多种不同于此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下根据实际应用情况作类似推广、演绎，因此不应以此具体实施例的内容限制本发明的保护范围。
图1为本发明一个实施例的60V非对称高压PMOS结构的制造方法的流程示意图。 如图1所示，该制造方法可以包括
执行步骤SlOl，提供P型硅衬底，在其上依次注入形成N型埋层和热生长P型外延层；
执行步骤S102，在P型外延层中高能注入N型杂质，并经高温扩散形成低浓度的高压N阱，作为高压PMOS结构的高压阱以及高压器件的自隔离；
执行步骤S103，在高压PMOS结构的漏区部分图形曝光，注入P型杂质并经高温扩散形成P型漂移区；
执行步骤S104，依照标准CMOS工艺在P型外延层上进行局部氧化工艺，制作器件 /电路部分的多个场氧化隔离；
执行步骤S105，在P型外延层上形成栅氧化层，栅氧化层与场氧化隔离邻接；
执行步骤S106，在高压PMOS结构的栅氧化层及其相邻的场氧化隔离上热生长多晶硅栅并形成多晶栅极，同时在高压PMOS结构的漏区形成多晶栅极场板；以及
执行步骤S107，依照标准CMOS工艺，以多晶栅极为对准层，在高压PMOS结构的源区以及漏区依次图形曝光，分别形成源极、漏极和高压N阱引出端，漏极位于P型漂移区中。
60V非对称高压PMOS结构的制造方法的实施例
图2至图7为本发明一个实施例的60V非对称高压PMOS结构的制造过程的剖面结构示意图。其中，本实施例的60V非对称高压PMOS结构200与相邻的CMOS晶体管300 一般在0. 35 μ m B⑶工艺中是可以同步形成的，与60V高压B⑶工艺相兼容，故在此作一并描述。另外，需要注意的是，这些以及后续其他的附图均仅作为示例，其并非是按照等比例的条件绘制的，并且不应该以此作为对本发明实际要求的保护范围构成限制。
如图2所示，提供P型硅衬底201，该P型硅衬底201可以分为左右两部分，左侧部分为CMOS晶体管300的区域，右侧部分为60V非对称高压PMOS结构200的区域。在该 P型硅衬底201上依次注入形成N型埋层202和热生长P型外延层203。
如图3所示，在P型外延层203中高能注入N型杂质，例如磷，并经高温扩散形成低浓度的高压N阱204，作为高压PMOS结构200的高压阱以及高压器件的自隔离。
如图4所示，在高压PMOS结构200的漏区部分图形曝光，注入P型杂质(例如硼) 并经高温扩散形成P型漂移区205。
如图5所示，依照标准CMOS工艺在P型外延层203上进行局部氧化工艺，制作器件 /电路部分的多个场氧化隔离(L0C0S) 206。同时，在CMOS晶体管300的区域隔离出CMOS晶体管300的N阱301和P阱302的位置。后续可以进行CMOS晶体管300的双阱工艺，即形成N阱301和P阱302 (CMOS晶体管300的双阱工艺也可在形成高压N阱204之前形成)。
如图6所示，在P型外延层203上形成栅氧化层207，栅氧化层207的厚度可以为 80 120A,优选为100A。栅氧化层207与P型漂移区205相连接并与场氧化隔离206邻接。 同时，在CMOS晶体管300的区域形成CMOS晶体管300的栅氧化层。
还是如图6所示，在高压PMOS结构200的栅氧化层207及其相邻的场氧化隔离 206上热生长多晶硅栅并形成多晶栅极208，同时在高压PMOS结构200的漏区形成多晶栅极场板。同时，在CMOS晶体管300的区域形成CMOS晶体管300的栅极。
如图7所示，依照标准CMOS工艺，以多晶栅极208为对准层，在高压PMOS结构200 的源区以及漏区依次图形曝光，分别形成源极211、漏极212和高压N阱引出端213。其中， 源极211和高压N阱引出端213位于高压N阱204中，漏极212位于P型漂移区205中。同时，在CMOS晶体管300的区域形成CMOS晶体管300的源极和漏极。
在本实施例中，形成源极211、漏极212和高压N阱引出端213之后还包括对高压 PMOS结构200进行快速热处理过程(RTA)，以降低接触电阻。
非对称高压PMOS结构的实施例
本发明提出的0.35 μ m 60V非对称高压PMOS结构通过改善优化场板和漏端结构及工艺，在与低压器件(3. 3V或5V)兼容的同时，击穿电压可达80V以上。
如图7所示为本发明一个实施例的60V非对称高压PMOS结构的剖面结构示意图。 本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例，本实施例不再重复赘述。如图7所示，本实施例的60V非对称高压PMOS结构200与相邻的CMOS 晶体管300可以形成在一起。
该60V非对称高压PMOS结构200可以包括N型埋层202、低浓度的高压N阱204、 P型漂移区205、多个场氧化隔离206、栅氧化层207、多晶栅极208以及源极211、漏极212 和高压N阱引出端213等。其中，N型埋层202位于P型硅衬底201中，P型硅衬底201上形成有P型外延层203。低浓度的高压N阱204位于N型埋层202之上、P型外延层203之中，作为高压PMOS结构200的高压阱以及高压器件的自隔离。P型漂移区205位于高压N 阱204中。多个场氧化隔离206分布于P型外延层203的表面。栅氧化层207位于P型外延层203上，其厚度为80 120A，与P型漂移区205相连接并与场氧化隔离206邻接。多晶栅极208位于高压PMOS结构200的栅氧化层207及其相邻的场氧化隔离206上，同时在高压PMOS结构200的漏区形成多晶栅极场板。源极211、漏极212和高压N阱引出端213分布在P型外延层203的表面，漏极212位于P型漂移区205中。
本发明的60V非对称高压PMOS结构的栅极工作电压为5V或15V，漏端工作电压为 60V。该器件在漏端采用多晶硅栅在场氧化层(L0C0S或STI)上形成场板结构，以减小漏端的电场强度，增大安全工作区和击穿电压。其不但与低压器件(3. 3V或5V)兼容，且经过对场板和漏端结构及工艺的改善优化，安全工作区大于60V，击穿电压达80V以上，这是传统的高压PMOS所不能比拟的，对高压功率器件的发展与广泛应用有很大作用。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本发明权利要求所界定的保护范围之内。
权利要求
1.一种60V非对称高压PMOS结构O00)的制造方法，包括步骤提供P型硅衬底001)，在其上依次注入形成N型埋层(20 和热生长P型外延层 (203)；在所述P型外延层(20 中高能注入N型杂质，并经高温扩散形成低浓度的高压N阱 004)，作为所述高压PMOS结构O00)的高压阱以及高压器件的自隔离；在所述高压PMOS结构O00)的漏区部分图形曝光，注入P型杂质并经高温扩散形成P 型漂移区(205)；依照标准CMOS工艺在所述P型外延层(20 上进行局部氧化工艺，制作器件/电路部分的多个场氧化隔离006)；在所述P型外延层(20 上形成栅氧化层007)，所述栅氧化层(207)与所述P型漂移区(205)相连接并与所述场氧化隔离(206)邻接；在所述高压PMOS结构000)的所述栅氧化层(207)及其相邻的场氧化隔离(206)上热生长多晶硅栅并形成多晶栅极008)，同时在所述高压PMOS结构(200)的漏区形成多晶栅极场板；以及依照标准CMOS工艺，以所述多晶栅极Q08)为对准层，在所述高压PMOS结构000)的源区以及漏区依次图形曝光，分别形成源极011)、漏极(21 和高压N阱引出端013)，所述漏极(212)位于所述P型漂移区(205)中。
2.根据权利要求1所述的制造方法，其特征在于，形成所述源极011)、漏极(212)和高压N阱引出端(21 之后还包括步骤对所述高压PMOS结构(200)进行快速热处理过程。
3.根据权利要求2所述的制造方法，其特征在于，所述N型杂质为磷。
4.根据权利要求3所述的制造方法，其特征在于，所述P型杂质为硼。
5.根据权利要求1至4中任一项所述的制造方法，其特征在于，所述栅氧化层(207)的厚度为80~120A。
6.一种60V非对称高压PMOS结构(200)，包括N型埋层002)，位于P型硅衬底001)中，所述P型硅衬底001)上形成有P型外延层 003)；低浓度的高压N阱004)，位于所述N型埋层(20 之上、所述P型外延层(20 之中， 作为所述高压PMOS结构(200)的高压阱以及高压器件的自隔离； P型漂移区005)，位于所述高压N, Q04)中； 多个场氧化隔离006)，分布于所述P型外延层(203)的表面； 栅氧化层007)，位于所述P型外延层(20 上，与所述场氧化隔离(206)邻接； 多晶栅极008)，位于所述高压PMOS结构000)的所述栅氧化层Q07)及其相邻的场氧化隔离(206)上，同时在所述高压PMOS结构(200)的漏区形成多晶栅极场板；以及源极011)、漏极(212)和高压N阱引出端013)，分布在所述P型外延层Q03)的表面，所述漏极(21 位于所述P型漂移区005)中。
7.根据权利要求6所述的高压PMOS结构000)，其特征在于，所述栅氧化层Q07)的厚度为80~120A。
全文摘要
本发明提供一种60V非对称高压PMOS结构及其制造方法，制造方法包括提供P型硅衬底，在其上形成N型埋层和P型外延层；在外延层中注入磷，并经高温扩散形成高压N阱；在漏区部分图形曝光，注入硼并经高温扩散形成P型漂移区；在外延层上制作多个LOCOS；形成栅氧化层，与漂移区相连并与LOCOS邻接；在栅氧化层及相邻的LOCOS上形成多晶栅极，同时在漏区形成多晶栅极场板；以多晶栅极为对准层，在源区、漏区图形曝光，形成源极、漏极和高压N阱引出端，漏极位于漂移区中。本发明在漏端采用多晶硅栅在场氧化层上形成场板，减小漏端的电场强度，增大安全工作区和击穿电压。不但与低压器件兼容，且经过对结构及工艺的改善优化，安全工作区大于60V，击穿电压达80V以上。
文档编号H01L21/336GK102496575SQ20111043734
公开日2012年6月13日 申请日期2011年12月23日 优先权日2011年12月23日
发明者刘建华, 吴晓丽 申请人:上海先进半导体制造股份有限公司