用于高压mosfet的处理方法和结构的制作方法
【专利摘要】一种用于高压MOSFET的处理方法和结构，提供了一种设置在半导体衬底中的半导体功率器件，该半导体功率器件包括多个沟槽，每个沟槽都有一个沟槽终点，终点侧壁垂直于沟槽轴向，从顶面开始垂直向下延伸到沟槽底面。该半导体功率器件还包括一个设置在沟槽底面下方的沟槽底部掺杂区，以及一个沿终点侧壁设置的侧壁掺杂区，其中侧壁掺杂区沿沟槽的垂直侧壁向下垂直延伸，以触及沟槽底部掺杂区，拾取沟槽底部掺杂区到半导体衬底的顶面。
【专利说明】用于高压MOSFET的处理方法和结构
【技术领域】
[0001] 本发明主要关于半导体功率器件的结构和制备工艺。更确切的说，本发明是关于 改良型高压（HV)金属氧化物半导体场效应晶体管（MOSFET)简化制备工艺和结构性配置。
【背景技术】
[0002] 制备高压（HV) MOSFET器件的传统技术，由于存在各种取舍，进一步提高器件性能 的话，仍然面临许多困难和局限。在垂直半导体功率器件中，性能属性之一的漏源电阻（即 导通状态电阻，常用RdsA表示，即RdsX有源区面积)与功率器件可承受的击穿电压之间存 在取舍关系。为解决这些性能取舍所带来的困难与局限，我们已研究了多种器件结构。为 此还专门研发了特殊P-合成（PC0M)结构。确切地说，带有PC0M结构的高压（HV) MOSFET 器件包括包围着屏蔽沟槽侧壁的P-型掺杂区，以便在半导体衬底顶面上的P-型本体区和 屏蔽沟槽下方的P-型掺杂区之间形成连接。为了在沟槽侧壁周围形成侧壁掺杂区，传统方 法采用带有注入开口的附加的注入掩膜，在屏蔽沟槽所选位置处的沟槽侧壁上进行注入工 艺。另外，为确保掺杂离子注入到沟槽侧壁的底部，必须注入高能量的掺杂离子。需要使用 附加掩膜以及高能掺杂离子工艺，都增加了制备成本。此外，沟槽侧壁底部的高能注入以及 扩散工艺，通常不易于控制掺杂区的形成。这些制备工艺的不确定性导致器件性能剧烈变 化，不便于精确控制制备质量。
[0003] 图1A表示传统工艺中所用的注入掩膜100的俯视图，图1B和1C表示沿图1A的 线1-Γ和2-2'，利用传统的工艺制备高压（HV)MOSFET器件结构的两个剖面图。如图1A所 示，注入开口 11位于沟槽12所选区域上。为了制备能够承受高功率操作的MOSFET器件， 要形成PC0M (P-合成）结构。在该PC0M MOSFET结构中，通过注入开口 11，在P-型本体区 13下方的那部分区域16中，形成专用的掺杂区，从而如图1C所示，将P-型本体区和沟槽 12下方的P-型掺杂区15连接起来。同时，在其他区域中，通过注入掩膜100,防止在本体 区下方注入形成掺杂区。图1A所示的注入掩膜防止通过1-Γ周围区域中的沟槽侧壁，注 入掺杂物。图1B表示一种没有掺杂区包围着沟槽侧壁的结构，连接沟槽底部下方的本体区 和掺杂区。
[0004] 如图1A至1C所示的传统制备工艺需要额外的注入掩膜。另外，需要高能注入 P-型掺杂物，例如在Mev区中的P-型掺杂注入物，如图1C所示，在沟槽侧壁周围的本体区 下方形成掺杂区。额外掩膜和高能注入的要求，增加了制备成本。
[0005] 因此，对于本领域的技术人员来说，必须改善功率器件的制备方法，尤其是带有 PC0M结构的器件，才能解决上述技术局限。本发明的目的在于提出新型、改良的制备方法和 器件结构，使之不再需要额外的注入掩膜和高能注入，从而克服上述困难与局限。
【发明内容】
[0006] 因此，本发明的一个方面在于，提出了一种新型、改良的制备方法，无需额外的注 入掩膜和高能掺杂注入，就能实现沟槽侧壁P-型掺杂区的注入，从而降低制备成本，并解 决上述局限与困难。
[0007] 确切地说，本发明的一方面在于，注入工艺利用了沟槽终点处侧壁的特殊结构，垂 直于沟槽纵向的侧壁裸露出来，打开空间作为沟槽的一部分。由于无需穿透半导体衬底，仅 通过沟槽的开口空间，就能发射掺杂离子，因此，通过该终点沟槽，可以进行P-型掺杂区注 入，无需使用高能掺杂离子，就能触及形成在沟槽底部的底部P-型掺杂区。连接形成在半 导体衬底顶面上的p-型本体区和沟槽底部p-型掺杂区的PC0M掺杂区，仅仅形成在沟槽终 点的侧壁处。与传统方法相比，无需高能掺杂注入，节省了成本。
[0008] 本发明的另一方面在于，在沟槽终点，沿沟槽侧壁上方沟槽的轴向，通过开口空 间，进行侧壁掺杂注入，可以较好地控制注入工艺。更精确地控制器件性能参数，并且减少 高能掺杂注入穿透衬底所带来的不确定性导致的制备工艺变化。
[0009] 在一个较佳实施例中，本发明提出了一种设置在半导体衬底中的半导体功率器 件。该半导体功率器件包括多个屏蔽沟槽，形成在半导体衬底的顶部，每个屏蔽沟槽都有 一个沟槽终点，终点侧壁垂直于沟槽的纵向方向，并且从顶面开始垂直向下延伸到沟槽底 面。该半导体功率器件还包括一个沟槽底部P-型掺杂区，设置在沟槽底面下方，以及一个 侧壁P-型掺杂区，沿终点侧壁设置，其中侧壁P-型掺杂区沿沟槽的终点侧壁垂直向下延 伸，以触及沟槽底部P-型掺杂区，并将沟槽底部P-型掺杂区连接到形成在半导体衬底顶面 的P-型本体区。
[0010] 在一个较佳实施例中，本发明还提出了 一种用于在半导体衬底上制备半导体功率 器件的方法。该方法包括以下步骤：a)在半导体衬底上方使用一个硬氧化物掩膜，然后根 据预定义的沟槽结构形成硬氧化物掩膜的图案；b)通过带图案的硬掩膜刻蚀，在半导体衬 底的顶部形成多个沟槽，每个沟槽都有一个沟槽终点，终点侧壁垂直于沟槽的纵向方向，并 从顶面开始垂直向下延伸到沟槽底面；c)利用垂直(零度）高能注入在沟槽底面下方形成 沟槽底部P-型掺杂区，然后除去硬掩膜；d)在沟槽的侧壁和底部的硅表面上方，生长一个 氧化物衬里；以及e)利用低能倾斜注入，其中沿预定的倾斜角度，注入掺杂离子，沿垂直侧 壁形成侧壁P-型掺杂区，侧壁P-型掺杂区沿沟槽终点侧壁垂直向下延伸，以触及沟槽底部 P-型掺杂区，并将沟槽底部P-型掺杂区连接到形成在半导体衬底顶面上的P-型本体区。 在一个实施例中，注入的掺杂离子倾斜角与侧壁表面大约呈45度角。
【专利附图】
【附图说明】
[0011] 图1A表不传统工艺中所用的注入掩膜的俯视图，图1B和1C表不穿过图1A所不 的注入掩膜100上生长的沟槽，沿两个不同的方向，PC0MP结构的两个侧视图。
[0012] 图2A表示半导体衬底上传统的沟槽结构的俯视图。
[0013] 图2B、2C-l、2C-2、2D-l、2D-2、2E-l、2E-2所示的侧视图分别表示在本发明所述沟 槽的两个不同方位上制备PC0MP结构的工艺步骤。
[0014] 图2F-1和2F-2所示的侧视图表示图2E-1和2E-2所示的可选实施例。
[0015] 图2G-1、2G-2、2H-1和2H-2所示的侧视图分别表示图2E-1和2E-2所示的另一个 可选实施例。
[0016] 图3A表示在本发明的半导体衬底上，不同长度沟槽的可选结构的俯视图。
[0017] 图3B表示垂直和倾斜注入形成PC0MP结构之后，半导体衬底的俯视图。
【具体实施方式】
[0018] 图2A表示在半导体衬底上传统的沟槽结构的俯视图。图2B、2C-1、2C-2、2D-1、 2D-2、2E-1、2E-2、2F-1、2F-2、2G-1、2G-2、2H-1和2H-2所示的侧视图，分别表示在本发明的 不同实施例中，沿图2A中的线1-Γ和线2-2'，制备PC0M结构配置的工艺步骤。
[0019] 如图2A所示，多个沟槽120形成在半导体衬底101上，每个沟槽120都具有一个 沟槽终点侧壁110。制备多个沟槽120如下所述：如图2B所示，在半导体衬底上方沉积一个 氧化物硬掩膜111 ;然后，根据与如图2A所示类似的预定义结构，形成硬掩膜111的图案； 然后通过带图案的硬掩膜111，各向异性地刻蚀掉半导体衬底101，形成多个沟槽120,如图 2C-1和2C-2所示，每个沟槽120都有沟槽终点110。
[0020] 首先进行垂直高能p-型掺杂注入(零度)，通过带图案的硬掩膜111，在沟槽120的 底面下方形成P-型掺杂区130,如图2D-1和2D-2所示。P-型掺杂区130在沟槽底部作为 RESURF，提供最大的击穿电压（BV)闭锁性能。
[0021] 如图2E-1和2E-2所示，去除硬掩膜111，然后在衬底101的顶面上、在沟槽120的 侧壁和底面上以及在终点侧壁110处，沉积一个薄氧化层115,相同的厚度用t表示。然后 进行低能倾斜P-型掺杂注入，例如45度角。在图2E-1中，在衬底的顶面上、沟槽120的底 面下方，以及沟槽侧壁周围的顶部，制备P-型掺杂区140。在图2E-2中，在沟槽120的终点 处的终点侧壁110处，也进行倾斜注入，因此沿沟槽终点侧壁110的整个长度、在沟槽120 的底面下方以及衬底101的顶面上，制备P-型掺杂区140。获得PC0MP结构配置，所形成的 P-型掺杂区140沿沟槽终点侧壁110的整个长度，沟槽终点侧壁110将P-本体区（图中没 有表示出)连接到底部P-型掺杂区130,无需额外的注入掩膜，并且无需高能注入。制备工 艺继续进行标准的工艺步骤，完成整个器件。
[0022] 在图2E-1和2E-2中，如上所述，在衬底101的顶面上以及沟槽120和终点侧壁 110的侧壁和底面上，沉积一个厚度t均匀薄氧化层115。图2F-1和2F-2所示的侧视图与 图2E-1和2E-2类似。在本实施例中，氧化层125'沉积在衬底101的顶面上以及沟槽120 的底面上，氧化层125'的厚度t2大于氧化层125的厚度tl，氧化层125覆盖着沟槽120的 侧壁和沟槽终点侧壁110。氧化层125'的厚度t2非常大，可以防止注入衬底101的顶面 以及沟槽120的底面以下。因此，进行低能倾斜角注入后，如图2F-1所示，P-型掺杂区140 仅形成在沟槽120侧壁周围的顶部。在图2F-2中，P掺杂区140仅沿沟槽终点侧壁110的 整个长度形成。因此，获得PC0MP结构配置，所形成的掺杂区140沿沟槽终点侧壁110的整 个长度，将形成在半导体衬底底面的P-型本体区（图中没有表示出）连接到底部P-型掺杂 区130,无需额外的注入掩膜，无需高能注入。按照标准的制备过程，完成整个器件的制备。
[0023] 在一个可选实施例中，如果厚度t均匀的薄氧化层115沉积在衬底101的顶面上， 以及沟槽120和终点侧壁110的侧壁和底面上，与图2E-1和2E-2所示类似，防止倾斜注入 穿通沟槽120底部的氧化层，在进行倾斜注入之前，如图2G-1和2G-2所示，先在沟槽120 的底部沉积一层牺牲材料142,沉积厚度可控。层142可以是高密度等离子（HDP)氧化物光 致抗蚀剂、TE0S等等。因此，进行低能倾斜角注入后，如图2G-1所示，P-型掺杂区140仅 仅形成在沟槽120侧壁周围的顶部以及半导体衬底101的顶面，在图2G-2中，所形成的P 掺杂区140仅仅沿沟槽终点侧壁110的整个长度以及半导体衬底101的顶面上。然后，在 用多晶硅填充沟槽120的下一个工艺步骤之前，如图2H-1和2H-2所示，先去除牺牲材料层 142。按照标准的制备过程，完成整个器件的制备。
[0024] 图3A-3B表示本发明的一个可选实施例。如图3A所示，本发明所述的半导体衬 底101上的一个可选沟槽结构的俯视图，在预定区域制备沟槽终点，可以调节沟槽120'的 长度(例如使沟槽120'的长度小于图2A所示的沟槽120的长度)，从而调节沟槽终点侧壁 110'的密度以及PC0MP结构配置的密度，因此带有P-型掺杂区的PC0MP结构配置沿沟槽终 点侧壁的整个长度，将形成在半导体衬底顶面上的P-型本体区连接到沟槽底部P-型掺杂 区，PC0MP结构配置分布在半导体衬底的整个区域上。图3B表示利用上述制备PC0MP结构 配置的注入工艺，进行注入之后的半导体衬底101的俯视图。如图3B所示，通过沟槽硬掩 膜垂直注入P-型掺杂物，可以在沟槽120'的底面下方构成P-型掺杂区130,在沟槽终点侧 壁110'处倾斜注入P-型掺杂物，可以沿沟槽终点侧壁110'的整个长度形成P-型掺杂区 140。根据两个相邻沟槽120'的两个终点之间的空间，P-型掺杂区140可以合并在一起， 如图3B所示，或者相互间隔开（图中没有表示出）。
[0025] 尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的 描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的 多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
【权利要求】
1. 一种设置在半导体衬底中的半导体功率器件，包括： 多个形成在半导体衬底顶部的沟槽，每个沟槽都有一个沟槽终点，沟槽终点侧壁垂直 于沟槽轴向，从顶面开始垂直向下延伸到沟槽底面；以及 一个设置在沟槽底面下方的沟槽底部掺杂区，以及一个设置在沟槽终点侧壁的侧壁掺 杂区，其中侧壁掺杂区沿沟槽的终点侧壁垂直向下延伸，以触及沟槽底部掺杂区，拾取沟槽 底部掺杂区到半导体衬底的顶面。
2. 权利要求1所述的半导体功率器件，其中： 多个沟槽中的每个沟槽都垫有一个绝缘层，绝缘层覆盖着侧壁和沟槽底部表面。
3. 权利要求1所述的半导体功率器件，其中： 多个沟槽中的每个沟槽都垫有一个绝缘层，绝缘层覆盖着侧壁和沟槽底面，其中绝缘 层覆盖侧壁和沟槽底面的厚度大致相同。
4. 权利要求1所述的半导体功率器件，其中： 多个沟槽中的每个沟槽都垫有一个绝缘层，绝缘层覆盖着侧壁和沟槽底面，其中绝缘 层覆盖侧壁的厚度小于绝缘层覆盖沟槽底面的厚度。
5. 权利要求1所述的半导体功率器件，其中： 配置多个沟槽中的每个沟槽，在两个特定位置之间延伸，其中沟槽具有不同的长度，其 中沟槽终点分布在半导体衬底的整个区域上的指定位置处。
6. 权利要求1所述的半导体功率器件，还包括： 一个高压（HV) MOSFET器件。
7. 权利要求1所述的半导体功率器件，还包括： 一个高压（HV) IGBT器件。
8. -种用于在半导体衬底上制备半导体功率器件的方法，包括： 在半导体衬底上方沉积一个硬掩膜，并根据预定义的沟槽结构形成硬掩膜的图案； 通过带图案的硬掩膜，刻蚀半导体衬底，在半导体衬底顶部形成多个沟槽，每个沟槽都 有一个沟槽终点，终点侧壁垂直于沟槽轴向，从半导体衬底顶面开始垂直向下延伸到沟槽 底面； 利用垂直高能注入，在沟槽底面下方形成沟槽底部掺杂区，然后去除硬掩膜； 沉积一个绝缘层，覆盖沟槽侧壁，以及沟槽底面；并且 进行低能倾斜注入，以便沿终点侧壁形成一个侧壁掺杂区，其中侧壁掺杂区沿沟槽的 终点侧壁垂直向下延伸，以触及沟槽底部掺杂区，拾取沟槽底部掺杂区到半导体衬底的顶 面。
9. 权利要求8所述的方法，其中： 覆盖着沟槽侧壁的绝缘层和用于覆盖沟槽底面的绝缘层厚度大致相同。
10. 权利要求8所述的方法，其中： 其中覆盖着沟槽侧壁的绝缘层厚度小于覆盖着沟槽底面的绝缘层厚度。
11. 权利要求8所述的方法，其中： 通过带图案的硬掩膜刻蚀半导体衬底，在半导体顶部形成多个沟槽的步骤，还包括所 制备的每个沟槽都在两个预定位置之间延伸，沟槽具有不同的长度，其中沟槽终点分布在 半导体衬底整个区域上的指定位置处。
【文档编号】H01L21/265GK104143571SQ201410173265
【公开日】2014年11月12日 申请日期:2014年4月28日 优先权日:2013年5月10日
【发明者】丁永平, 张磊, 常虹, 金钟五, 陈军 申请人:万国半导体股份有限公司