专利名称：用于集成电路中选定晶体管性能提升的注入的制作方法
技术领域：
本发明一般地涉及集成电路，并且更具体地涉及通过使用注入而使得集成电路的选定晶体管的性能提升。
背景技术：
基于关于预期工艺和晶体管性能建模的实验而利用晶体管特性的预期来设计集成电路。有时模型并不是完全精确的，因此集成电路可能不会像预期那样准确动作，或者在已经现场试验后可能会发现需要进一步的性能改变。由于初始掩模组的至少一些部分会无法使用，这会导致需要更换掩模组中的一个 或多个掩模来改正已查明的问题。因此，需要提供一种允许将晶体管特性改变为更需要的特性而不需要替换掉掩模组的所有或一些部分的技术。
本发明通过实施例来描述而并不被附图限制，其中相同的参考标记代表类似的元件。图中的元件为简单清楚起见被描述而不需要按比例制图。图I是根据实施方式的半导体器件的顶视图；图2是半导体器件的有源区的第一部分的截面图；图3是有源区的第二部分的截面图；图4是有源区的第三部分的截面图；图5是处于加工阶段的半导体器件的截面图；图6是接着图5中示出的加工阶段的半导体器件的截面图；以及图7是接着图6中示出的加工阶段的半导体器件的截面图。
具体实施例方式半导体器件在具有背景掺杂的阱中具有多个第一导电类型的晶体管。阱具有小于预定尺寸的沟道宽度，该阱中的晶体管被掺杂以减少那些晶体管的阈值电压和增加那些晶体管的驱动电流。尽管这可能会具有增加那些被注入晶体管泄漏的效果，但是由于具有最小晶体管并且接受这种注入的晶体管的数量可以是晶体管总体数目里的相对小的数量，因此总体的泄漏只被增加了很小的量。这可以被用于改善可能已经在制造中的现有设计的性能。通过附图和以下的描述可以更好的理解。这里描述的半导体基底可以是任何半导体材料或材料的组合，例如砷化镓、锗硅、绝缘体上硅(SOI)、硅、单晶硅等及其组合。图I中示出的是在半导体基底中具有阱12的半导体器件10，其中晶体管14、16、18、20、22、24和26形成在阱12中。晶体管14形成在有源区28中并且具有跨有源区28的栅极40。晶体管16形成在有源区30中并且具有跨有源区30的栅极42。晶体管18形成在有源区32中并且具有跨有源区32的栅极44。晶体管20形成在有源区34中并且具有跨有源区34的栅极46。晶体管22形成在有源区36中并且具有跨有源区36的栅极48。晶体管24形成在有源区38中并且具有跨有源区38的栅极50。晶体管26形成在有源区34中并且具有跨有源区34的栅极52。晶体管20和26共用相同的有源区，有源区34。晶体管14、16、18、20、22、24和26分别具有沟道宽度56、58、60、62、64、66和68，其大小不同。在图I中示出的沟道宽度66和62是最小的沟道宽度。有源区28、30、32、34、36和38被隔离区54包围。晶体管14、16、18、20、22、24和26是MOS晶体管，并且在该实施例中MOS晶体管的类型是P型并且因此可以称为P沟道晶体管。图2示出的是图I示出的半导体器件10的截面2-2，其穿过晶体管20和26示出阱12中的有源区34、栅极46和52、晶体管20的源极/漏极47、晶体管20的源极/漏极49、晶体管26的源极/漏极51、晶体管26的源极/漏极53和有源区34的注入区69。注入区69被掺杂到一定水平以使其阈值电压的绝对值低于晶体管26的阈值电压的绝对值。图3示出的是图I示出的半导体器件10的截面3-3，其穿过晶体管20示出以隔离区54为边界的有源区34。如图3所示，有源区34示出了晶体管20的沟道宽度。栅极46 在截面3-3中延伸跨越有源区34并且在隔离区54上延伸。图4示出的是图10示出的半导体器件10的截面4-4，其穿过晶体管26示出以隔离区54为边界的有源区34。图4中示出的有源区34示出了晶体管26的沟道宽度大于晶体管20的沟道宽度。栅极52延伸跨越有源区34并且在隔离区54上延伸。晶体管24具有与晶体管20相同的沟道宽度，其他也基本和晶体管20相同，但是形成在其自身的有源区——有源区38中。所有其它晶体管14、16、18、22和26具有大于晶体管20和24的沟道宽度。晶体管14、16、18、22和26可以被认为是第一组晶体管,而晶体管20和24是第二组晶体管，其中第一和第二组相互不包含。第一组的每个晶体管具有大于某个预定量的沟道宽度。类似地，第二组的每个晶体管具有不大于预定量的沟道宽度。基于某些期望的性能结果而选择该预定量。发明人发现，通过执行反掺杂注入而对于第二组晶体管增加用于给定栅极电压的电流驱动，同时由于第二组晶体管的沟道宽度相对较小而导致源极/漏极泄漏的相对小的增加。因此，从反掺杂注入接受大量益处的晶体管提供了由反掺杂注入引起的小的损害。反掺杂注入的效果是减少阈值电压的绝对值，这导致对于给定栅极电压的电流驱动增加，尤其是当晶体管操作在数字应用典型的饱和区中时更是如此。由于用于正常操作的源极电压大于栅极电压，因此P沟道晶体管的阈值电压常常表示为负值，因此栅源电压被认为是负的并且随着晶体管的导电性增加变得负得更多。因此，通过反掺杂注入使阈值电压的绝对值减少了，变得负得较少或变为零或在零附近。另一益处是可以在布图已经确定和甚至是在器件已经建立并卖出后对于特定的集成电路设计选择执行或不执行反掺杂注入。因此，性能在设计已经实际上作为实际集成电路被测试后被增强。对掩模组唯一的改变是为反掺杂注入增加了注入掩模。图5示出的是半导体器件10的截面图，其类似于截面2-2，在加工早期阶段得到，示出了形成掺杂到有源区34的背景掺杂的注入70。注入70是N型注入，其适用于所有的有源区——阱12的有源区28、30、32、34、36和38。隔离区54可以在如图5所示的注入70之前形成或在注入70之后形成。注入70可以是不同深度和剂量的各种注入。注入70是应用于阱的所有有源区的注入。无论注入是否到达阱的全部或是部分地被隔离区阻挡，阱注入是应用于定义区域的有源区的全部并影响在那些有源区中形成的晶体管的阈值电压。将被形成在定义区域中的晶体管具有相同的导电类型。有源区的掺杂浓度可以被认为是N-。因为在注入70之前，N-的掺杂浓度可以是反掺杂类型自身，因此阱12中的有源区可以被掺杂为P型。因此，注入70可以转换导电类型从P到N。图6示出的是在形成注入掩模74并执行注入72来形成图2所示的注入区69之后的半导体器件10的截面图，注入区69已经降低N型的浓度到N-的掺杂浓度。注入掩模74还延伸以覆盖有源区28、30、32和36。有源区38是开房的并且接收注入72，形成注入区，该注入区类似于也具有N-掺杂浓度的注入区69。注入72由于其核素 (最常用的是硼)而被认为是反掺杂，这导致P型导电性应用于N-类型区域。在这种情况下，注入72减少了有效N型浓度而不是将掺杂类型反转成P型。注入72影响了晶体管20和24的阈值电压，并且尤其是减少了阈值电压的绝对值。图7示出的是形成在注入区69上的栅极46和在有源区34上并且与栅极46分离的栅极52后的半导体器件10的截面图。栅极40、42、44、48和50也在此时形成。在形成栅极之后，源极/漏极注入在阱12的有源区中进行。图2所示的结果是栅极46位于注入区69上、源极/漏极47和49与栅极46相邻并且在注入区69中，源极/漏极区51和53与栅极52相邻，栅极52在有源区34之上并且在源极/漏极区51和53之间。即使在没有注入72的情况下设计了掩模组，即使有成千上万个晶体管要接受注入72，为了形成半导体器件10而增加掩模到掩模组也是可以自动化的。集成电路具有高于一亿个晶体管是很常见的，并且该数量还在持续增加。因此很小的百分比很容易就是百万。可以通过识别具有需要类似注入72的注入的沟道宽度的晶体管而自动化该过程。沟道宽度很容易识别并且可以类似地识别低于特定预定量的那些(沟道宽度)。注入需要的空间很容易被知道。最大的问题是确保光致抗蚀剂中的开口足够大。如果设计的开口太小，其可能根本不开口或是开口尺寸将不一致。开口的足够区域是设计规则，因此对充分性的测试是已知的。识别出距离其他晶体管太近以致期望开口被减小的晶体管。开口可以在有空间的方向上扩大而在没有空间的方向上减小。用于可用空间的测试可以是自动的，然后设计的开口在可用的方向上增加来抵消在其他方向上的减小。在包含数百万个需要类似注入72的注入的晶体管的实施例中，第一步尝试在每个晶体管附近寻找空间，或改变开口的边缘来避免不需要注入处的注入。具体的方法将根据具体可用的设备而变化。存在自动化的处理用于设别需要的位置，识别位置周围的限制，并且改变光致抗蚀剂中开口的边界来达到各位置上开口的需要面积。如果发现存在这样的位置——在该位置处完全没有足够的可用空间用于光致抗蚀剂中的足够面积的开口，那么这些位置将不接受注入并且这些不具有充足可用空间的位置上的晶体管将不会提供增强的性能。到目前为止，可以理解已经提供了一种用于形成半导体结构的方法。该方法包括执行第一注入到半导体基底以形成阱，多个相同导电类型的晶体管会形成在其中，其中形成的多个晶体管的第一子组的每个晶体管具有满足预定宽度限制的晶体管宽度，形成的多个晶体管的第二子组的每个晶体管具有不满足预定宽度限制的晶体管宽度，并且其中第一子组和第二子组相互不包含。该方法还包括执行第二注入到半导体基底，从而第二注入进入半导体基底在阱中多个晶体管的第一子组的晶体管形成的位置而不进入半导体基底在阱中多个晶体管的第二子组的晶体管形成的位置。该方法还包括在阱中形成多个晶体管，其中多个晶体管的第一子组的每个晶体管的沟道区域形成在半导体基底中接收第二注入的部分，而多个晶体管的第二子组的每个晶体管的沟道区域形成在半导体基底中不接收第二注入的部分。该方法的特征还可以在于，执行第二注入到半导体基底包括注入具有和第一注入期间注入的掺杂物的导电类型相反的导电类型的掺杂物。该方法可能还包括在执行第二注入之前，在半导体基底之上形成图案化的掩模层，其中图案化的掩模层露出阱中多个晶体管的第一子组的晶体管形成的位置，而不露出阱中多个晶体管的第二子组的晶体管形成的位置，其中执行第二注入的步骤使用图案化的掩模层来执行第二注入。该方法的特征还可以在于，在阱中形成多个晶体管之前，该方法还包括移开图案化的掩模层。该方法的特征还可以在于，执行第二注入到半导体基底包括注入和第二注入期间注入的相同的掺杂物。该方法的特征还可以在于，在阱中形成多个晶体管的特征还在于，多个晶体管的第一子组的晶体管具有第一阈值电压而多个晶体管的第二子组的晶体管具有比第一阈值电压高的第二阈值电压。该方法的特征还可以在于，在阱中形成多个晶体管的特征还在于，多个晶体管的第一子组的每个晶体管通过小于预定晶体管宽度而具有满足预定宽度限制的晶体管宽度，多个晶体管的第二子组的每个晶体管通过不小于预定晶体管宽度而具有不满足预定宽度限制的晶体管宽度。该方法的特征还可以在于，在阱中形成多个晶体管包括形成用于多个晶体管的每个晶体管的栅电极和形成与每个栅电极的第一侧壁相邻的第一源极/ 漏极区域和与每个栅电极第二侧壁相邻的第二源极/漏极区域，其中多个晶体管的每个晶体管的沟道区域位于晶体管的栅电极下面，在每个晶体管的第一和第二元件/漏极区域之间。该方法的特征还可以在于，在阱中形成多个晶体管的特征还在于，晶体管的第一子组的第一晶体管是紧邻着晶体管的第二子组的第二晶体管，其中第一晶体管和第二晶体管共用源极/漏极区域。该方法的特征还可以在于，在阱中形成多个晶体管的特征还在于，多个晶体管的第一子组的晶体管的沟道区域的结果掺杂浓度小于多个晶体管的第二子组的晶体管的沟道区域的结果掺杂浓度。还公开了一种用于形成半导体结构的方法。该方法包括执行第一注入到半导体基底以形成阱，多个相同导电类型的晶体管会形成在其中，其中形成的多个晶体管的第一子组的每个晶体管具有小于预定宽度的晶体管宽度，形成的多个晶体管的第二子组的每个晶体管具有不小于预定宽度的晶体管宽度，并且其中第一子组和第二子组相互不包含。该方法还包括在半导体基底和阱之上形成图案化的掩模层，其中图案化的掩模层露出阱中半导体基底上多个晶体管的第一子组的晶体管形成的位置，而不露出阱中半导体基底上多个晶体管的第二子组的晶体管形成的位置。该方法还包括使用图案化的掩模层执行第二注入到半导体基底，从而第二掺杂物进入半导体基底中被图案化的掩模层露出的位置。该方法还包括移开图案化的掩模层。该方法还包括在阱中形成多个晶体管，其中多个晶体管的第一子组的每个晶体管的沟道区域形成在半导体基底接受第二掺杂物的部分，而多个晶体管的第二子组的每个晶体管的每个晶体管的沟道区域形成在半导体基底部接受第二掺杂物的部分。该方法的特征还可以在于，执行第二掺杂物到半导体基底包括。该方法的特征还可以在于，注入具有和第一注入期间注入的掺杂物的导电类型相反的导电类型的掺杂物。该方法的特征还可以在于，执行第二注入到半导体基底包括注入和第一注入期间注入的相同的掺杂物。该方法的特征还可以在于，在阱中形成多个晶体管的特征还在于，多个晶体管的第一子组的晶体管具有第一阈值电压而多个晶体管的第二子组的晶体管具有比第一阈值电压高的第二阈值电压。该方法的特征还可以在于，在阱中形成多个晶体管包括形成用于多个晶体管的每个晶体管的栅电极和形成与每个栅电极的第一侧壁相邻的第一源极/漏极区域和与每个栅电极第二侧壁相邻的第二源极/漏极区域，其中多个晶体管的每个晶体管的沟道区域位于晶体管的栅电极下面，在每个晶体管的第一和第二元件/漏极区域之间。该方法的特征还可以在于，在阱中形成多个晶体管的特征还在于，晶体管的第一子组的第一晶体管紧邻于晶体管的第二子组的第二晶体管，其中第一晶体管和第二晶体管共用源极/漏极区域。该方法的特征还可以在于，在阱中形成多个晶体管的特征还在于，多个晶体管的第一子组的晶体管的沟道区域的结果掺杂浓度小于多个晶体管的第二子组的晶体管的沟道区域的结果掺杂浓度。还公开了一种包括阱的半导体结构。该半导体结构还包括形成在阱中的多个晶体管，其中多个晶体管的每个晶体管是相同导电类型并且多个晶体管包括第一子组晶体管和与第一子组晶体管相互不包含的第二子组晶体管，其中在第一子组晶体管中的每个晶体管具有不满足预定宽度限制的晶体管宽度，其中第二子组晶体管中的每个晶体管具有满足预定宽度限制的晶体管宽度，并且其中晶体管的第二子组中的每个晶体管具有包括与晶体管的第二子组的沟道区域相比附加的掺杂物的沟道区域。该半导体结构还可以具有特征多个 晶体管的每个晶体管的沟道区域具有第一导电类型的掺杂物并且第二子组晶体管的晶体管的每个沟道区域张的附加掺杂物是与第一导电类型相反的第二导电类型。该半导体结构还可以包括特征第二子组晶体管中的每个晶体管的晶体管宽度小于预定晶体管宽度并且第一子组晶体管中每个晶体管的晶体管宽度不小于预定晶体管宽度。虽然这里参考具体实施方式
描述了本发明，可以做出各种变形和改变而不脱离以下权利要求中提出的本发明的范围。例如，不是反掺杂小沟道宽度晶体管，而可以使用增加较大沟道宽度晶体管的沟道中的掺杂浓度的注入。这可能具有减少较大沟道宽度晶体管的泄漏的影响，而不减少它们的驱动电流。在另一实施方式中，NMOS设备可以被使用，或是其他几何形状限制，例如区域或长度可以被使用。使用的限制也可以包括限制的范围或组合。因此，详细说明和附图被认为是描述性的人不是限制性的，并且所有这种变形意味着被包括在本发明的范围内。这里参考具体实施方式
描述的任何益处、优点或问题的解决方案并不想要被诠释为任何或所有权利要求的决定性的、需要的、基本的特征或元件。这里使用的术语“耦合”并不想要被限制为直接耦合和机械耦合。此外，这里使用的术语“一”定义为一个或多于一个。例如在权利要求中的“至少一个”和“一个或多个”这种介绍性短语的使用也不构造为暗示由不定冠词“一”介绍的其它权利要求元件限制包含这些介绍性权利要求元件任何特殊的权利要求使得发明仅包括一个这种元件，甚至当相同的权利要求包括介绍性的短语“一个或多个”或“至少一个”和例如“一”的不定冠词时。对于定冠词的使用也是这样。除非说明，不然例如“第一”和“第二”的术语被使用来任意的区别这种术语描述的元件。因此,这种术语不需要意味着指示这种元件的时间或其他优先级。
权利要求
1.一种用于形成半导体结构的方法，该方法包括 执行第一注入到半导体基底中以形成阱，在所述阱中将形成相同导电类型的多个晶体管，其中形成的多个晶体管的第一子组中的每个晶体管具有满足预定宽度限制的晶体管宽度，形成的多个晶体管的第二子组的每个晶体管具有不满足预定宽度限制的晶体管宽度，并且其中第一子组和第二子组相互不包含； 执行第二注入到半导体基底中，从而第二注入进入半导体基底的在阱中多个晶体管的第一子组晶体管将要形成的位置，而不进入半导体基底的在阱中多个晶体管的第二子组晶体管将要形成的位置；以及 在所述阱中形成多个晶体管，其中多个晶体管的第一子组的每个晶体管的沟道区域形成在半导体基底的接收第二注入的部分，以及多个晶体管的第二子组的每个晶体管的沟道区域形成在半导体基底的不接收第二注入的部分。
2.如权利要求I的方法，其中执行第二注入到半导体基底中包括 注入具有与第一注入期间注入的掺杂物导电类型相反的导电类型的掺杂物。
3.如权利要求I的方法，还包括 在执行第二注入之前，在半导体基底上形成图案化的掩模层，其中图案化的掩模层暴露阱中多个晶体管的第一子组晶体管将要形成的位置而不暴露阱中多个晶体管的第二子组晶体管将要形成的位置， 其中执行第二注入的步骤使用图案化的掩模层来执行第二注入。
4.如权利要求3的方法，其中在阱中形成多个晶体管之前，该方法还包括移除图案化的掩模层。
5.如权利要求I的方法，其中执行第二注入到半导体基底中包括 注入与在第一注入期间所注入的相同的掺杂物。
6.如权利要求I的方法，其中在阱中形成多个晶体管的特征还在于，多个晶体管的第一子组晶体管具有第一阈值电压，第二子组晶体管具有高于第一阈值电压的第二阈值电压。
7.如权利要求I的方法，其中在阱中形成多个晶体管的特征还在于，多个晶体管的第一子组的每个晶体管通过小于预定晶体管宽度而具有满足预定宽度限制的晶体管宽度，而多个晶体管的第二子组的每个晶体管通过不小于预定晶体管宽度而具有不满足预定宽度限制的晶体管宽度。
8.如权利要求I的方法，其中在阱中形成多个晶体管包括 形成用于多个晶体管的每个晶体管的栅电极；以及 形成与每个栅电极的第一侧壁相邻的第一源极/漏极区域和与每个栅电极的第二侧壁相邻的第二源极/漏极区域，其中多个晶体管的每个晶体管的沟道区域位于晶体管的栅电极之下，在每个晶体管的第一和第二源极/漏极区域之间。
9.如权利要求8的方法，其中在阱中形成多个晶体管的特征还在于，晶体管的第一子组的第一晶体管紧邻于晶体管的第二子组的第二晶体管，其中第一晶体管和第二晶体管共用源极/漏极区域。
10.如权利要求I的方法，其中在阱中形成多个晶体管的特征还在于，多个晶体管的第一子组晶体管的沟道区域的结果掺杂浓度小于多个晶体管的第二子组晶体管的沟道区域的结果掺杂浓度。
11.一种用于形成半导体结构的方法，该方法包括 执行第一注入到半导体基底中以形成阱，在所述阱中形成相同导电类型的多个晶体管，其中形成的多个晶体管的第一子组的每个晶体管具有小于预定宽度的晶体管宽度，以及形成的多个晶体管的第二子组的每个晶体管具有不小于预定宽度的晶体管宽度，并且其中第一子组和第二子组相互不包含； 在半导体基底和阱上形成图案化的掩模层，其中图案化的掩模层暴露半导体基底的在阱中多个晶体管的第一子组晶体管将要形成的位置而不暴露半导体基底的在阱中多个晶体管的第二子组晶体管将要形成的位置； 使用图案化的掩模层执行第二注入到半导体基底中，从而第二注入进入半导体基底中被图案化的掩模层暴露的位置； 移除图案化的掩模层；以及 在阱中形成多个晶体管，其中多个晶体管的第一子组的每个晶体管的沟道区域形成在半导体基底接收第二注入的部分，而多个晶体管的第二子组的每个晶体管的沟道区域形成在半导体基底不接收第二注入的部分。
12.如权利要求11的方法，其中执行第二注入到半导体基底中包括 注入具有和在第一注入期间注入的掺杂物的导电类型相反导电类型的掺杂物。
13.如权利要求11的方法，其中执行第二注入到半导体基底中包括 注入和第一注入期间所注入的掺杂物相同的掺杂物。
14.如权利要求11的方法，其中在阱中形成多个晶体管的特征还在于，多个晶体管的第一子组晶体管具有第一阈值电压，第二子组晶体管具有大于第一阈值电压的第二阈值电压。
15.如权利要求11的方法，其中在阱中形成多个晶体管包括 形成用于多个晶体管的每个晶体管的栅电极；以及 形成与每个栅电极的第一侧壁相邻的第一源极/漏极区域和与每个栅电极的第二侧壁相邻的第二源极/漏极区域，其中多个晶体管的每个晶体管的沟道区域位于晶体管的栅电极之下，在每个晶体管的第一和第二源极/漏极区域之间。
16.如权利要求15的方法，其中在阱中形成多个晶体管的特征还在于，晶体管的第一子组的第一晶体管紧邻于晶体管的第二子组的第二晶体管，其中第一晶体管和第二晶体管共用源极/漏极区域。
17.如权利要求11的方法，其中在阱中形成多个晶体管的特征还在于，多个晶体管的第一子组晶体管的沟道区域的结果掺杂浓度小于多个晶体管的第二子组晶体管的沟道区域的结果掺杂浓度。
18.—种半导体结构,包括 阱；和 形成在阱中的多个晶体管，其中 多个晶体管的每个晶体管具有相同的导电类型，并且多个晶体管包括 第一子组晶体管，其中晶体管的第一子组的每个晶体管具有不满足预定宽度限制的晶体管宽度；和第二子组晶体管，和第一子组晶体管相互不包含，其中晶体管的第二子组中的每个晶体管具有满足预定宽度限制的晶体管宽度，并且其中晶体管的第二子组中的每个晶体管具有包括与晶体管的第二子组的沟道区域相比附加的掺杂物的沟道区域。
19.如权利要求18的半导体结构，其中多个晶体管的每个晶体管的沟道区域具有第一导电类型的掺杂物，晶体管的第二子组晶体管的每个沟道区域中的附加掺杂物具有与第一导电类型相反的第二导电类型。
20.如权利要求18的半导体结构，其中晶体管的第二子组 中的每个晶体管的晶体管宽度小于预定晶体管宽度，并且晶体管的第一子组中的每个晶体管的晶体管宽度不小于预定晶体管宽度。
全文摘要
本发明涉及一种用于集成电路中选定晶体管性能提升的注入。第一注入(70)被执行到基底来形成阱(12)，多个晶体管(14、16、18、20、22、24、26)将会形成在其中。形成的多个晶体管的第一子组(20、26)的每个晶体管具有满足预定宽度限制的宽度，第二子组(14、16、18、22、24)的每个晶体管具有不满足限制的宽度。第二注入(72)被执行在阱中第一子组晶体管将会形成的位置，而不是阱中第二子组的晶体管将会形成的位置。晶体管被形成，其中第一子组的每个晶体管的沟道区域形成在基底中接收第二注入的部分，第二子组的每个晶体管的沟道区域形成在基底中不接收第二注入的部分。
文档编号H01L21/266GK102956555SQ20121029565
公开日2013年3月6日 申请日期2012年8月17日 优先权日2011年8月19日
发明者M·D·施罗夫, W·F·约翰斯顿, C·E·温特劳布 申请人:飞思卡尔半导体公司