硅基超高压电阻器的制造方法
【专利摘要】一种集成电路(IC)包括导电材料的第一层(310)，绝缘材料的第二层(302)，其中该第二层具有与第一层相邻布置的第一侧面和第二侧面，以及与第二层的第二侧面相邻布置的衬底(304)。第一阱部(312)被布置在衬底之中并且与第二层的第二侧面相邻。衬底和第一阱部具有相对的掺杂。第一层(310)构成电阻器。阱部的存在允许比绝缘材料的击穿电压更高的电压得以被施加于该电阻器。
【专利说明】硅基超高压电阻器
[0001]相关申请的交叉引用
[0002]本申请要求于2012年5月9日提交的美国专利申请号13/467,648的优先权以及于2011年6月8日提交的美国临时申请号61/494,619的权益。上述申请的公开内容通过引用全文结合于此。
【技术领域】
[0003]本公开总体上涉及集成电路，尤其涉及在硅上整合以超高压电阻器。
【背景技术】
[0004]此处提供的【背景技术】描述是为了总体上呈现本公开的背景的目的。在本【背景技术】部分所描述的工作的范围内的当前名义发明人的工作、以及可能不会以其他方式被视为提交时的现有技术的描述的方面既未明示也不隐含地被认作是相对于本公开的现有技术。
[0005]在一些应用中，集成电路(IC)中的电阻器可能受到数百伏特量级的高电压(例如，交变电流(AC)线电压)的影响。虽然电阻器能够经受该高电压，但是将电阻器与IC衬底进行隔离的绝缘体则可能被小于电阻器自身的击穿电压的电压击穿。因此，能够有效施加于电阻器的电压可能小于电阻器自身的击穿电压。实际上，能够有效施加于电阻器的电压小于可以将绝缘体击穿的电压。
【发明内容】
[0006]一种集成电路(IC)包括导电材料的第一层；绝缘材料的第二层，其中该第二层具有第一侧面和第二侧面，该第一侧面与第一层相邻布置；以及与第二层的第二侧面相邻布置的衬底。第一阱部布置在衬底之中。第一阱部与第二层的第二侧面相邻。衬底和第一阱部具有相对的掺杂(doping)。
[0007]在其它特征中，第二层具有额定击穿电压，并且第二层在跨第一层施加的第一电压大于或等于第二层的额定击穿电压时不被击穿。
[0008]在其它特征中，衬底进一步包括导电材料的第三层，其中该第三层连接至第一层，绝缘材料的第四层，其中该第四层具有第一侧面和第二侧面，该第一侧面与第三层相邻布置，以及布置在衬底之中的第二阱部。该第二阱部与第四层的第二侧面相邻，并且该衬底和第二阱部具有相对的掺杂。
[0009]在其它特征中，第一阱部连接至第一层和第三层的接合处。
[0010]在其它特征中，第一阱部连接至第一电压，该第一电压具有小于跨第一层和第三层施加的第二电压的数值。
[0011]在其它特征中，第一阱部连接至第一电压，并且第二阱部连接至第二电压。第一电压和第二电压中的每一个小于跨第一层和第三层施加的第三电压。
[0012]在其它特征中，第一阱部和第二阱部中的至少一个连接至IC内部的电压点。
[0013]通过详细描述、权利要求和附图，本公开另外的应用领域将变得清楚。详细描述和具体示例仅意在出于说明的目的而并非意在对本公开的范围进行限制。
【专利附图】
【附图说明】
[0014]本公开将从详细描述和附图中而被更为全面地理解，其中:
[0015]图1是包括电阻器的集成电路的截面图；
[0016]图2是包括具有布置在衬底中的阱部的电阻器的集成电路的截面图；
[0017]图3在图2所示的截面图之上描绘图2的电阻器的电气等效的覆盖层；
[0018]图4A是包括具有布置在衬底中的多个阱部的电阻器的集成电路的截面图；
[0019]图4B在图4A所示的截面图之上描绘图4A的电阻器的电气等效的覆盖层；
[0020]图4C是包括具有布置在衬底中的多个阱部的电阻器的集成电路的截面图，其中一个讲部被结合到多晶娃层；
[0021]图4D是包括具有布置在衬底中的多个阱部的电阻器的集成电路的截面图，其中一个阱部被结合到偏置电压；
[0022]图5A-?描绘了将阱部连接至电阻器内部的电压点的不同方式；以及
[0023]图6是用于向电阻器施加如下电压的方法的流程图，该电压大于用于形成电阻器的绝缘体的击穿电压而并不击穿该电阻器。
【具体实施方式】
[0024]现在参考图1，示出了在硅上实施的超高压(SHV)电阻器300的截面图。电阻器300包括多晶硅(或金属)的层301，其实现在氧化物层302的顶部。氧化物层302将多晶硅层301与通常连接至接地点的衬底304隔离。衬底304仅出于示例而被示为P型，并且衬底304可以另外为η型。电阻器300具有用于将电阻器300连接至其它电路的两个端子A和B。
[0025]假设将数百伏特量级的非常高的电压(例如，AC线电压)施加于电阻器300的端子Α，并且电阻器300的端子B连接至接地点。能够跨电阻器300施加的电压的最大值取决于包括多晶硅层301和氧化物层302的击穿电压在内的因素。氧化物层302的击穿电压通常小于多晶硅层301的击穿电压。因此，能够跨电阻器300所施加的电压的最大数值通常被氧化物层302的击穿电压所限制。
[0026]特别地，当跨电阻器300所施加的电压增大时，泄漏电流开始流过氧化物层302。该泄漏电流随着跨电阻器300所施加的电压接近氧化物层302的击穿电压而增大。当跨电阻器300所施加的电压变为等于击穿电压时，泄漏电流足够高以使得氧化物层302损坏。因此,无法跨电阻器300施加以大于氧化物层302的击穿电压的电压。
[0027]氧化物层302的击穿电压与氧化物层302的厚度成比例。因此，一种增大能够跨电阻器300所施加的电压的数值的方式是增加氧化物层302的厚度。然而，增加氧化物层302的厚度在用来制造IC的半导体工艺中并不可行。大多数当前制造的电阻器中的氧化物层302在大约300-400伏被击穿。因此，大多数当前所制造的电阻器能够经受大约300-400伏。
[0028]以下所描述的电阻器在电阻器衬底中包括超高压(SHV)阱部。超高压阱部允许跨电阻器施加大于氧化物层的击穿电压的电压(即，大于300-400伏)。能够在不增加氧化物层的厚度的情况下跨电阻器施加大于氧化物层的击穿电压的电压。
[0029]现在参考图2，示出了包括超高压(SHV)n型阱部的电阻器310。电阻器310包括多晶硅(或金属)层301、氧化物层302、P型衬底304和超高压(SHV)n型阱部312。由于SHV η型阱部被置于在氧化物层302以下的ρ型衬底中，所以电阻器310能够以大于氧化物层302的击穿电压的电压进行操作。同样，针对节点A处的电压高于节点B处的电压时的情形示出了包括η型阱部的ρ型衬底。如果衬底为η型并且节点A处的电压低于节点B处的电压，则要使用P型阱部。电阻器310的有效击穿电压(即，击穿氧化物层302的电压)等于氧化物层302和SHV η型阱部312的击穿电压之和。
[0030]在图3中，示出了在电阻器310的截面之上的电阻器310的电气等效的覆盖层。字母C和D分别表示SHV η型阱部312的与氧化物层302相邻并且直接处于电阻器310的端子A和B下方的区域。电容器Cqx ac表示多晶硅层301的端子A和SHV η型阱部312的区域C之间的电容。电容器Cshv。表示SHV η型阱部312的区域C和ρ型衬底304之间的电容。电容器Cqx BD表示多晶硅层301的端子B和SHV η型阱部312的区域D之间的电容。电阻器Rshv m表示区域C和D之间的SHV η型阱部312的电阻。电阻器Rshv m非常高。因此，串联连接的电容器Cra AC和Cshv。用作分压器。VX表示电容器Cot ac和Cshv。的接合处的电位。
[0031]由于电阻器310的端子B处于接地电位，所以在端子A施加的电压(例如，Va)是跨电阻器310施加的电压。此外，ρ型衬底304处于接地电位。因此，当最初跨电阻器310施加Va时,SHV η型讲部312处于接地电位(与ρ型衬底304相同)。当Va接近于氧化物层302的额定击穿电压时，氧化物层302开始传导小的泄漏电流。泄漏电流对电容器Cshvc进行充电，这增大了 SHV η型阱部312的电位。SHV η型阱部312增大的电位降低了跨氧化物层302的有效电位，其小于跨电阻器310施加的电压Va。
[0032]电容器Cra AC和Cshv。的电压与电容器Cra AC和Cshv。的泄漏电流成反比。假设电容器Cot ac和Cshv c相等，由于电阻器Rshv cd非常高，所以串联连接的电容器Cot ac和Cshv c用作将电压Va除以2的分压器。因此，电容器Cra AC和Cshv c的接合处的电压VX为Va/2。
[0033]因此，当Va达到氧化物层302的额定击穿电压时，跨氧化物层302的有效电压大约为氧化物层302的额定击穿电压的一半，这防止了氧化物层302被击穿。理论上，氧化物层302将实际被击穿的电压大约要加倍。因此，在氧化物层302可能击穿之前，理论上能够跨电阻器310施加以等于氧化物层302的额定击穿电压的两倍的电压。
[0034]实践中，作为绝缘体的氧化物层302具有比经掺杂的SHV η型阱部312更小的泄漏电流。因此，电容器Cra Α。和Cshv。并不对跨端子A和ρ型衬底304的电压(即，跨电阻器310的电压)进行分压，并且VX不等于Va/2。相反，由于氧化物层302具有比SHV η型阱部312更小的泄漏电流，所以跨电容器Cot ac并且因此跨氧化物层302的电压大于Va/2。氧化物层302因此能够以比氧化物层302的额定击穿电压的两倍更低的电压而被击穿。
[0035]现在参考图4A和4B，示出了在相同衬底内具有分开的阱部的电阻器350。在图4A中，示出了电阻器350的截面图。电阻器350实质上被划分为两个电阻器:第一电阻器350-1和第二电阻器350-2。第一电阻器350-1包括第一多晶娃(或金属)层301-1、第一氧化物层302-1以及ρ型衬底304中的第一 SHV η型阱部312-1。第一电阻器350-1具有两个端子Al和BI。字母Cl和Dl分别表示第一 SHVn型阱部1312-1的与第一氧化物层302-1相邻并且直接处于第一电阻器310-1的端子Al和BI下方的区域。
[0036]第二电阻器350-2包括第二多晶硅(或金属)层301-2、第二氧化物层302-2以及P型衬底304中的第二 SHV η型阱部2312-2。第二电阻器350-2具有两个端子Α2和Β2。字母C2和D2分别表示第二 SHV η型阱部2312-2的与第二氧化物层302-2相邻并且直接处于第二电阻器310-2的端子Α2和Β2下方的区域。
[0037]在图4Β中，示出了在电阻器350的截面之上的电阻器350的电气等效的覆盖层。第一电阻器350-1有效地包括两个电容器:端子Al和区域Cl之间的第一电容器Caici，以及端子BI和区域Dl之间的第二电容器CB1D1。第一电容器Caiq表不多晶娃层301-1的端子Al和第一 SHV η型阱部1312-1的区域Cl之间的电容。第二电容器Cbidi表示多晶硅层301-1的端子BI和第一 SHV η型阱部1312-1的区域Dl之间的电容。第一 SHV η型阱部1312-1和P型衬底304之间的阱部电容可以忽略并且因此未示出。
[0038]由于形成第一电容器Caici和第二电容器Cbidi的材料相同，所所以第一电容器Caici和第二电容器Cbidi的电容大致相同。具体地，相同的第一氧化物层302-1形成第一电容器Caici和第二电容器Cbidi这二者的电介质。通过第一电容器Caiq和第二电容器Cbidi这二者的泄漏电流因此大致相同。
[0039]类似地，第二电阻器350-2有效地包括两个电容器:端子Α2和区域C2之间的第一电容器Ca2c2,以及端子Β2和区域D2之间的第二电容器CB2D2。第一电容器Ca2c2表不多晶娃层301-2的端子A2和第二 SHV η型阱部2312-2的区域C2之间的电容。第二电容器Cb2d2表示多晶硅层301-2的端子Β2和第二 SHV η型阱部2312-2的区域D2之间的电容。第二SHV η型阱部2312-2和ρ型衬底之间的阱部电容可被忽略并且因此并未示出。第一电容器Ca2c2和第二电容器Cb2d2大致相同。
[0040]当跨电阻器350施加电压时，该电压跨端子Α2和Β2施加。为了便于讨论而假设端子Β2连接至接地点。此外，P型衬底304连接至接地点。当电压(例如，Va)施加在端子Al (即，跨电阻器350的端子Al和Β2)时，第一电阻器350-1和第二电阻器350-2对电压Va进行分压，并且端子BI和Α2处的电压为Va/2。
[0041]仅作为示例，现在假设跨电阻器350(即，在端子Al处，其中端子B2连接至接地点)所施加的电压为Va = 400V。则端子BI处的电压为Va/2 = 200V，原因在于第一电阻器350-1和第二电阻器350-2用作连接在电阻器350的端子Al和B2之间的分压器。端子Al和BI之间的电压为(400V-200V) = 200V。端子A2和B2之间的电压为(200V-0V)=200V。
[0042]在第一电阻器350-1中，数值大致相等并且有效地串联连接的第一电容器Caici和第二电容器Cbidi用作连接在端子Al和BI之间的分压器。第一 SHV η型阱部1312-1的电位因此为300V。在端子Al和区域Cl附近跨第一氧化物层302-1的有效电压是端子Al处的电压Va和第一 SHV η型阱部1312-1的电位之间的差值，其为(400V-300V) =100V。在端子BI和区域Dl附近跨第一氧化物层302-1的有效电压是端子BI处的电压(其为Va/2(200V))与第一 SHV η型阱部1312-1的电位(其为300V)之间的差值。也就是说，在端子BI和区域Dl附近跨第一氧化物层302-1的有效电压也是100V。
[0043]类似地，在第二电阻器350-2中，端子Α2处的电压为Va/2或200V，并且端子B2接地。第二 SHV η型阱部2312-2的电位等于端子A2和B2之间的电位差除以2，其为(200V-0V) /2 = IOOV0在端子A2和区域C2附近跨第二氧化物层302-2的有效电压是端子A2处的电压(其为Va/2(200V))与第二 SHV η型阱部2312-2的电位(100V)之间的差值。也就是说，在端子Α2和区域C2附近跨第二氧化物层302-2的有效电压为100V。在端子Β2和区域D2附近跨第二氧化物层302-2的有效电压是端子Β2处的电压(其为0V)与第二SHV η型阱部2312-2的电位(其为100V)之间的差值。也就是说，在端子Β2和区域D2附近跨第二氧化物层302-2的有效电压也是100V。
[0044]作为另一个示例，如果Va = 800V，其中端子Β2接地，则端子BI处的电压可以为400V。第一 SHV η型阱部1312-的电位可以为600V，并且第二 SHV η型阱部2312-2的电位可以为200V。因此，在端子Al和区域Cl附近、端子BI和区域Dl附近、端子Α2和区域C2附近以及端子Β2和区域D2附近跨第一氧化物层302-1和第二氧化物层302-的有效电压将为200V。
[0045]因此，由于电阻器350被划分为各自具有阱部的两个电阻器，并且由于第一电阻器350-1的端子BI处于大于接地电位的电位，所以在端子Α1、Β1和区域C1、D1附近跨氧化物层302-1的有效电压以及在端子Α2、Β2和区域C2、D2附近跨氧化物层302-2的有效电压为跨电阻器350所施加的电压的四分之一。换句话说，能够跨电阻器350施加大约为氧化物层302的额定击穿电压四倍的电压。
[0046]此外，由于SHV η型阱部312的电位能够增加至大于以上示例中所示出的那些数值的数值，所以能够跨电阻器350施加的实际电压可以大于氧化物层302的额定击穿电压的四倍。在不会导致氧化物层302击穿的情况下能够施加于电阻器350的电压的最大值被限制为氧化物层302的额定击穿电压与阱部-衬底击穿电压之和。
[0047]本公开中所提到的所有电压数值都仅是作为示例。电压的实际数值将取决于实际因素。该因素可以包括氧化物层302的厚度；SHV阱部312和衬底304的掺杂水平；氧化物层302、SHV阱部312和衬底304的泄漏电流；SHV阱部312的面积；衬底304中的阱部数
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[0048]实践中，根据用来制造电阻器350的半导体工艺，端子Al和区域Cl之间的电容可能并不等于端子BI和区域Dl之间的电容，并且端子A2和区域C2之间的电容可能并不等于端子B2和区域D2之间的电容。另外，阱部电容可能并非是可忽略的。
[0049]现在参考图4C，一种消除由对电容的依赖所引入的不确定性、并且独立于该不确定性而确切获知阱部电位的方式是至少将第一 SHV η型阱部1312-1结合至端子BI。由于跨电阻器350施加的电压Va的数值以及第一电阻器350-1和第二电阻器350-2的电阻数值是已知的，所以端子BI处的电压数值(例如，Va/2)是已知的。将第一 SHV η型阱部1312-1结合至端子BI因此消除了在确定不击穿氧化物层302的情况下能够跨电阻器350施加的电压的最大数值时所由电容所引入的任意不确定性。
[0050]在一些实施方式中，虽然并未不出，但是电阻器350能够被划分为多于两个的电阻器。例如，假设电阻器350被划分为三个电阻器:第一电阻器350-1、第二电阻器350-2和第三电阻器350-3。第一电阻器350-1可以具有端子Al和BI ;第二电阻器350-2可以具有端子Α2和Β2 ;并且第三电阻器350-3可以具有端子A3和Β3。端子BI连接至端子Α2，并且端子Β2连接至端子A3。跨电阻器350施加的电压跨端子Al和Β3进行施加。第一、第二和第三电阻器中的每一个可以包括阱部。第一电阻器350-1的阱部可以在端子Β3未接地的情况下与端子B1、端子B2或端子B3相结合。第二电阻器350-2的阱部可以在端子B3未接地的情况下与端子B2或端子B3相结合。利用三个电阻器350-1、350-2和350-3，跨每个电阻器的压降或场电位大约为端子Al处的电压Va除以三(3)。总体上，利用N个电阻器，跨每个电阻器的压降或场电位大约为端子Al处的电压Va除以电阻数量N，Va/N。
[0051]在一些实施方式中，根据电阻器350的电阻以及跨电阻器350施加的电压，流过电阻器350的电流可以为流过氧化物层302的泄漏电流的量级。在图4C中，例如，如果第一SHV η型阱部1312-1被结合至端子BI，则从端子Al向BI流过电阻器350的电流可以经由第一 SHV η型阱部1312-1的阱部电容而找到从端子BI到接地点的路径。这会对第一电阻器350-1和第二电阻器350-2所形成的分压器有所影响。
[0052]现在参考图4D，电阻器350的阱部可以被结合至由电阻器350之外的源所生成的偏置电压而不是将电阻器350的阱部结合至相对应电阻器的端子。例如，阱部可以被结合至独立于由第一电阻器350-1和第二电阻器350-2所形成的分压器的交变电压分压器。例如，如所示出的，第一 SHV η型阱部1312-1可以被结合至第一偏置电压(偏置I)，并且第二 SHV η型阱部2312-2可以被结合至第二偏置电压(偏置2)。第一和第二偏置电压偏置I和偏置2可以相同或不同。根据要连接至已知电压的阱部的数量，分压器可以具有串联连接的多个电阻以生成多个已知偏置电压。在另一个示例中，电阻器350之外用来提供已知偏置电压的源是在利用电阻器350的电路装置内供应最高电压电平的电压源。
[0053]可替换地，如以下所解释的，第一电阻器350-1的第一 SHV η型阱部1312-1可以被结合到第一电阻器350-1内的电压点而不是被结合到相对应电阻器的端子。类似地，第二电阻器350-2的第二 SHV η型阱部2312-2可以被结合至第二电阻器350-2内的电压点而不是被结合到相对应电阻器的端子。
[0054]现在参考图5A-5D，阱部能够以许多方式被结合到电阻器内的电压点。在图5Α中，阱部被连接至相应电阻器的第一端子，其中第一端子处于比电阻器的第二端子更高的电位。例如，第一 SHV η型阱部1312-1被连接至第一电阻器350-1的端子Al，其中第一电阻器350-1的端子Al处于比第一电阻器350-1的端子BI更高的电位。类似地，第二 SHV η型阱部2312-2被连接至第二电阻器350-2的端子Α2，其中第二电阻器350-2的端子Α2处于比第二电阻器350-2的端子Β2更高的电位。
[0055]在图5Β中，阱部被连接至相应电阻器的第二端子，其中第二端子处于比该电阻器的第一端子更低的电位。例如，第一 SHV η型阱部1312-1被连接至第一电阻器350-1的端子BI，其中第一电阻器350-1的端子BI处于比第一电阻器350-1的端子Al更低的电位。类似地，第二 SHV η型阱部2312-2被连接至第二电阻器350-2的端子Β2，其中第二电阻器350-2的端子Β2处于比第二电阻器350-2的端子Α2更低的电位。
[0056]在图5C中，阱部被连接至相应电阻器的第一和第二端子之间的点(例如，中间点)以使得阱部电位处于相应电阻器的第一和第二端子的电压之间。例如，在第一电阻器350-1中，第一 SHV η型阱部1312-1在第一电阻器350-1的端子Al和BI之间的点被连接至第一多晶娃层301-1。第一 SHV η型讲部1312-1的电位处于第一电阻器350-1的端子Al处的电压和端子BI处的电压之间。类似地，在第二电阻器350-2中，第二 SHV η型阱部2312-2在第二电阻器350-2的端子Α2和Β2之间的点被连接至第二多晶硅层301-2。第二 SHV η型阱部2312-2的电位处于第二电阻器350-2的端子Α2处的电压和端子Β2处的电压之间。[0057]在图?中，电阻器可以被划分为多个电阻器，并且阱部可以被结合到多个电阻器中的电阻器之间的电压点。例如，第一电阻器350-1可以被划分为如所示出的两个(或更多)电阻器，并且第一 SHV η型阱部1312-1可以被结合到该两个电阻器(或者在第二电阻器350-2被划分为多于两个的电阻器的情况下的任意两个电阻器)之间的电压点。类似地，第二电阻器350-2可以被划分为如所示出的两个(或更多)电阻器，并且第二 SHV η型阱部2312-2可以被结合到该两个电阻器(或者在第二电阻器350-2被划分为多于两个的电阻器的情况下的任意两个电阻器)之间的电压点。
[0058]总体而言，电阻器350的阱部可以连接至具有小于跨电阻器350所施加的电压的已知数值的偏置电压，以使得能够计算出能够跨电阻器350施加而并不击穿氧化物层302的电压的最大数值。电阻器350的一个或多个阱部350可以连接至相同或不同的已知电压或者能够被保留为浮动(即，不连接至已知电位)。可以使用用于与对电阻器350的阱部进行或不进行偏置的这些方案的任何组合。
[0059]总而言之，跨电阻器350所施加的电压被划分为至少两个分量:跨氧化物层302所施加的第一分量以及跨至少一个阱部所施加的第二分量。电阻器350这样的配置防止了氧化物层302在氧化物层302的额定击穿电压被击穿。该配置允许跨电阻器350施加大于氧化物层302的额定击穿电压的电压而并不会导致氧化物层302在额定击穿电压被击穿。
[0060]现在参考图6，示出了用于向电阻器施加如下电压的方法500的流程图，该电压大于用于形成电阻器的绝缘体的击穿电压而并不击穿该电阻器。在502，将阱部布置在衬底中，其中阱部和衬底具有相对的掺杂。在504，利用具有击穿电压的绝缘层将电阻器的导电层与阱部隔离开。在506，可选地向阱部供应预定电压。在508，跨导电层施加大于击穿电压的电压而并不击穿绝缘层。
[0061]以上描述其本质仅是说明性的并且并非以任何方式意在对本公开、其应用或用途加以限制。本公开的宽泛教导能够以各种形式来实施。因此，虽然本公开包括特定示例，但是本公开的实际范围并不应当局限于此，因为通过研习附图、说明书和以下权利要求，其它的修改将变得清楚。出于清楚的目的，在附图中将使用相同的附图标记来标识相似要素。如本文所使用的，短语Α、Β和C中的至少一个应当被理解为表示使用非排除逻辑或的逻辑(Α或B或C)。应当理解的是，方法内的一个或多个步骤可以以不同顺序(或同时)执行而并不改变本公开的原则。
【权利要求】
1.一种集成电路(1C)，包括: 导电材料的第一层； 绝缘材料的第二层，其中所述第二层具有第一侧面和第二侧面，所述第一侧面与所述第一层相邻布置； 衬底，与所述第二层的所述第二侧面相邻布置；以及 布置在所述衬底中的第一阱部， 其中所述第一阱部与所述第二层的所述第二侧面相邻，并且 其中所述衬底和所述第一阱部具有相对的掺杂。
2.根据权利要求1所述的1C，其中所述第二层具有额定击穿电压，并且其中所述第二层在跨所述第一层施加的第一电压大于或等于所述第二层的额定击穿电压时并不被击穿。
3.根据权利要求1所述的1C，其中所述衬底进一步包括: 所述导电材料的第三层，其中所述第三层连接至所述第一层； 所述绝缘材料的第四层，其中所述第四层具有与所述第三层相邻布置的第一侧面、以及第二侧面；以及 布置在所述衬底之中的第二阱部， 其中所述第二阱部与所述第四层的所述第二侧面相邻，并且 其中所述衬底和所述第二阱部具有相对的掺杂。
4.根据权利要求3所述的1C，其中所述第一阱部连接至所述第一层。
5.根据权利要求3所述的1C，其中所述第一阱部连接至第一电压，所述第一电压具有小于跨所述第一层和所述第三层施加的第二电压的数值。
6.根据权利要求3所述的1C，其中所述第一阱部连接至第一电压，其中所述第二阱部连接至第二电压，并且其中所述第一电压和所述第二电压中的每一个电压小于跨所述第一层和所述第三层施加的第三电压。
7.根据权利要求6所述的1C，其中所述第一电压和所述第二电压相等。
8.根据权利要求3所述的1C，其中所述第一阱部和所述第二阱部中的至少一个阱部连接至所述IC内部的电压点。
9.根据权利要求2所述的1C，其中跨所述第一层施加的所述第一电压处于数百伏特的量级。
10.根据权利要求1所述的1C，其中: 所述第一层是多晶硅层， 所述第二层是氧化物层，并且 所述第一阱部是超高压阱部。
11.根据权利要求1所述的1C，其中所述第一阱部连接至偏置电压。
12.—种集成电路(1C)，包括: 多个串联连接的电阻器； 其中所述多个电阻器分享共用衬底； 其中所述多个电阻器中的每一个电阻器包括导电层、绝缘层和超高压阱部；并且 其中所述绝缘层设置在所述导电层和所述超高压阱部之间。
13.根据权利要求12所述的1C，其中:所述绝缘层具有第一侧面和第二侧面，所述第一侧面与所述导电层相邻布置； 所述衬底与所述绝缘层的所述第二侧面相邻布置； 所述超高压阱部被布置在所述衬底中； 所述超高压阱部与所述绝缘层的所述第二侧面相邻；并且 所述衬底和所述超高压阱部具有相对的掺杂。
14.根据权利要求12所述的1C，其中所述绝缘层具有额定击穿电压，并且其中所述绝缘层在跨所述导电层施加的第一电压大于或等于所述绝缘层的额定击穿电压时并不被击穿。
15.根据权利要求12所述的1C，其中: 所述多个电阻器中的第一电阻器包括第一导电层、第一绝缘层和第一超高压阱部； 所述多个电阻器中的第二电阻器包括第二导电层、第二绝缘层和第二超高压阱部；并且 所述第二导电层连接至所述第一导电层。
16.根据权利要求15所述的1C，其中所述第一超高压阱部连接至所述第一导电层。
17.根据权利要求15所述的1C，其中所述第一超高压阱部连接至第一电压，所述第一电压具有小于跨所述第一导电层和所述第二导电层施加的第二电压的数值。
18.根据权利要求15所述的1C，其中所述第一超高压阱部连接至第一电压，其中所述第二超高压阱部连接至第二·电压，并且其中所述第一电压和所述第二电压中的每一个电压小于跨所述第一导电层和所述第二导电层施加的第三电压。
19.根据权利要求18所述的1C，其中所述第一电压和所述第二电压相等。
20.根据权利要求15所述的1C，其中所述第一超高压阱部和所述第二超高压阱部中的至少一个阱部连接至所述IC内部的电压点。
21.根据权利要求14的1C，其中跨所述导电层施加的所述第一电压处于数百伏特的量级。
22.根据权利要求12所述的1C，其中: 所述导电层是多晶硅层， 所述绝缘层是氧化物层。
23.根据权利要求12所述的1C，其中所述超高压阱部连接至偏置电压。
24.—种方法,包括: 在衬底中布置超高压阱部，其中所述衬底和所述超高压阱部具有相对的掺杂； 利用具有击穿电压的绝缘层而使得绝缘层与所述超高压阱部隔离开；以及 跨所述导电层施加大于所述击穿电压的电压而并不击穿所述绝缘层。
25.根据权利要求24所述的方法，进一步包括向所述超高压阱部供应预定电压。
【文档编号】H01L49/02GK103718294SQ201280036481
【公开日】2014年4月9日 申请日期:2012年5月11日 优先权日:2011年6月8日
【发明者】S·苏塔德加, R·克里施纳穆尔蒂, 徐兆扬 申请人:马维尔国际贸易有限公司