专利名称：垂直非均匀掺杂沟道的短栅隧穿场效应晶体管及制备方法
技术领域：
本发明属于CMOS超大规模集成电路(ULSI)中场效应晶体管逻辑器件领域，具体涉及一种垂直非均匀掺杂沟道的短栅隧穿场效应晶体管。
背景技术：
自第一块集成电路诞生以来，集成电路技术一直沿着“摩尔规律”的轨迹发展，半导体器件尺寸不断减小。同时，由于传统MOSFET的亚阈值斜率受到热电势kT/q的限制而无法随着器件尺寸的缩小而同步减小，使得器件泄漏电流增大，整个芯片的能耗不断上升，芯片功耗密度急剧增大，严重阻碍了芯片在系统集成中的应用。为了适应集成电路的发展趋势，新型超低功耗器件的开发和研究工作就显得特别重要。隧穿场效应晶体管(TFET，TunnelingField-Effect Transistor)采用带带隧穿(BTBT)新导通机制,是一种非常有潜力的适于系统集成应用发展的新型低功耗器件。TFET通过栅电极控制沟道能带位置，使得源端价带电子隧穿到沟道导带(或沟道价带电子隧穿到源端导带)形成隧穿电流。这种新型导通机制突破传统MOSFET亚阈值斜率理论极限中热电势kT/q的限制，可以实现低于60mV/dec的超陡亚阈值斜率，降低器件静态漏泄电流进而降低器件静态功耗。但是，TFET输出特性与传统MOSFET完全不同，在传统MOSFET的输出特性中，输出电流随着漏端电压增大而增大，是通过漏端电压提高载流子迁移速率实现的。在TFET中，输出电流随着漏端电压增大而增大的过程，是通过漏端电压降在源端隧穿结处，非常有效地改变隧穿结隧穿宽度从而使输出隧穿电流增大实现的。由于输出隧穿电流值与隧穿宽度λ成e指数关系，漏端电压与输出隧穿电流呈现一种超e指数关系。因而TFET输出特性曲线前段的非饱和区域，是一种超e指数的非线性曲线，即器件在电路应用中的输出电阻相当大。TFET的这种输出特性非常不利于器件的电路应用，因此改善TFET输出特性是TFET电路应用中一个非常重要的问题。
发明内容
本发明的目的在于提供一种垂直非均匀掺杂沟道的短栅隧穿场效应晶体管。该器件结构可以显著改善隧穿场效应晶体管的输出特性。本发明提供的垂直非均匀掺杂沟道的短栅隧穿场效应晶体管，如图1所示。该隧穿场效应晶体管包括源区，漏区，沟道区以及控制栅。其特征在于，具有垂直沟道并且沟道区掺杂为缓变非均匀掺杂，沟道掺杂浓度沿垂直方向呈高斯分布并且靠近漏端处沟道掺杂浓度较高，一般高于IEHcnT3，靠近源端处沟道掺杂浓度较低，一般约比漏端处掺杂浓度低2-3个数量级；另外，在垂直沟道两侧具有双控制栅并且控制栅为L型短栅结构，在靠近漏端处沟道存在一个没有栅覆盖的区域，而在源区存在一个栅过覆盖区域。对于N型器件来说，源区为P型重掺杂(约lE19cnT3-lE21cnT3)，漏区为N型重掺杂(约lE19cnT3-lE21cnT3)，沟道区为缓变非均匀P型掺杂(靠近漏区部分沟道较高掺杂浓度取值可在lE14CnT3-lE17Cm_3之间)。而对于P型器件来说，源区为N型重掺杂，漏区为P型重掺杂，沟道区为缓变非均匀N型掺杂。所述器件中栅漏之间控制栅未覆盖沟道区长度取值与具体器件的整个沟道长度有关，过短的控制栅未覆盖沟道区长度起不到明显地改善TFET输出特性的效果，过长的控制栅未覆盖沟道区长度将会使器件沟道区栅控过弱，导致器件性能退化，控制栅未覆盖沟道区长度一般优化在整个沟道长度(源区边缘与漏区边缘之间的长度)的50%及以上，取值可以在10nm-5um之间。所述器件中垂直沟道区靠近漏端较重掺杂沟道区域的掺杂浓度，过低的掺杂浓度无法有效屏蔽漏端电场，过高的掺杂浓度则容易在漏端形成P+-N+结，在漏端处发生隧穿形成泄漏电流，一般取值在lE14Cm_3-lE17Cm_3之间。本发明场效应晶体管是一种非均匀沟道掺杂以及短栅结构的垂直沟道晶体管，可以应用于硅基半导体材料，也可以应用于其他半导体材料。为达到本发明的上述目的，本发明提出了相应制备方法来实现TFET的垂直非均匀掺杂沟道和双栅结构，具体包括以下步骤:( I)衬底准备:轻掺杂或未掺杂的半导体衬底；(2)初始热氧化并淀积一层氮化物，并光刻出垂直沟道图形；(3)刻蚀出垂直沟道区，同时暴露出源区，进行源区杂质注入；(4)除去之前氮化物及生长的氧化物，重新生长栅介质材料，淀积栅材料；(5)淀积掩膜层，该掩膜层厚度即为器件短栅的垂直部分长度，去除多余栅材料，形成L型双栅结构；(6)淀积掩膜层，采用高能量、低剂量(杂质注入深度较深，杂质浓度较低)离子注入，形成垂直沟道的非均匀掺杂，靠近漏端较高浓度约I X IO14 I X IO17CnT3 ；(7)采用低能量、高剂量(杂质注入深度较钱浅，杂质浓度较高)离子注入，完成漏区杂质注入，掺杂浓度约I X IO19 I X IO21cnT3 ；(8)快速高温退火激活杂质；(9)最后进入同CMOS —致的后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的垂直非均匀掺杂沟道的短栅隧穿场效应晶体管。上述的制备方法中，所述步骤(I)中的半导体衬底材料选自S1、Ge、SiGe、GaAs或其他Il-vi，II1-V和IV-1V族的二元或三元化合物半导体、绝缘体上的硅(SOI)或绝缘体上的锗(G0I)。上述的制备方法中，所述步骤(4)中的栅介质层材料选自Si02、Si3N4和高K栅介质材料。上述的制备方法中，所述步骤(4)中的生长栅介质层的方法选自下列方法之一:常规热氧化、掺氮热氧化、化学气相淀积和物理气相淀积。上述的制备方法中，所述步骤(4)中的栅材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。本发明的技术效果(以N型器件为例):1、由于该器件的垂直沟道设计，工艺上较易实现控制栅的双栅结构，从而增强器件栅控能力，达到增大器件导通电流，获得更陡直亚阈值斜率的效果。2、由于沟道的非均匀掺杂设计，漏端附近沟道掺杂浓度较高，漏端电场难以穿透到达源端隧穿结处，有效减小漏端电压对源端隧穿结隧穿宽度的影响，弱化了输出隧穿电流对漏端电压的超e指数关系，从而达到减小输出电阻，改善器件输出特性的作用。3、由于器件的短栅设计，在靠近漏端处存在没有控制栅覆盖的沟道区形成了一个高阻区，使得漏端电压增大过程中，漏压压降将大部分降在这部分没有栅覆盖的沟道区，从而减小漏端电压对源端隧穿结处隧穿宽度的影响，也起到了改善器件输出特性的作用。4、由于该器件在源区存在一个过覆盖区域，在控制栅过覆盖的源区部分将会发生垂直于栅表面的隧穿，从而增大隧穿面积，增大器件导通电流。5、由于器件的控制栅的L型结构，控制栅拐角处电场强度很大，将增大源端隧穿结处的隧穿电场，有利于增大器件导通电流，并获得更加陡直的亚阈值斜率。与现有的TFET相比，垂直非均匀掺杂沟道的短栅隧穿场效应晶体管通过器件结构设计，有效抑制了漏端电场对源端隧穿结处隧穿宽度的影响，弱化了输出隧穿电流对漏端电压的超e指数关系，显著改善了器件输出特性。同时，该隧穿场效应晶体管也有利于增大器件导通电流，获得更陡直的亚阈值斜率。
图1为本发明垂直非均匀掺杂沟道的短栅隧穿场效应晶体管的结构示意图。图2为刻蚀完垂直沟道区，并完成源区注入的半导体基片；图3为淀积二氧化硅和多晶硅栅示意图；图4为通过各向同性回刻完成二氧化硅和多晶硅栅刻蚀，形成短栅结构示意图；图5为分别完成垂直沟道非均匀掺杂注入与漏区杂质注入后示意图。图6为完全形成后的垂直非均匀掺杂沟道的短栅隧穿场效应晶体管示意图。图中，I——漏区；2——沟道；3a，3b——源区；4，4a，4b——多晶硅栅；5，5a，5b-栅氧化层；6-金属电极；7-氮化娃(Si3N4) ；8-二氧化娃(Si02)。
具体实施例方式下面通过实例对本发明做进一步说明。需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解:在不脱离本发明及所附权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。以下结合附图，通过具体的实施例对本发明所述的垂直非均匀掺杂沟道的短栅隧穿场效应晶体管的实施方法做进一步的说明具体实施步骤如图2-6所示:(以N型器件为例)1、在半导体基片上淀积一层Si3N4膜，光刻，采用RIE深刻蚀出垂直沟道区，沟道区宽度在 20nm-500nm ；2、刻蚀完毕后，进行源区注入BF2(1015/Cm_2，20keV)，如图2所示，并对注入杂质进行激活(1050°C，10s)。3、热氧化形成栅氧化层(5nm)，然后采用LPCVD淀积多晶硅栅(50nm)如图3所示。4、然后淀积氧化硅，该氧化硅层厚度即为器件短栅的垂直部分栅长，采用稀H氢氟酸(DHF)各向同性腐蚀掉多余多晶硅栅部分，如图4所示。
5、首先采用高能量、低剂量的BF2 (1013/Cm_2，50keV)进行垂直沟道区杂质注入，使得沟道区杂质注入深度较深(透过漏区部分)，杂质浓度较低。在垂直沟道区形成缓变杂质掺杂；然后采用低能量、高剂量进行漏区杂质注入(As，IO1Vcm-2, IOkeV)使得杂质注入深度较浅(停留在漏区部分)，杂质浓度较高，如图5所示。6、完成接触孔刻蚀和金属电极金属电极，完全形成垂直非均匀掺杂沟道的短栅隧穿场效应晶体管，如图6所示。虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种垂直非均匀掺杂沟道的短栅隧穿场效应晶体管，包括源区、漏区、沟道区以及控制栅，其特征在于，具有垂直沟道并且沟道区掺杂为缓变非均匀掺杂，沟道掺杂浓度沿垂直方向呈高斯分布并且靠近漏端处沟道掺杂浓度较高，靠近源端处沟道掺杂浓度较低；另外，在垂直沟道两侧具有双控制栅并且控制栅为L型短栅结构，在靠近漏端处沟道存在一个没有栅覆盖的区域，而在源区存在一个栅过覆盖区域。
2.如权利要求1所述的短栅隧穿场效应晶体管，其特征是，靠近源端处沟道掺杂浓度比漏端处掺杂浓度低2至3个数量级。
3.如权利要求1所述的短栅隧穿场效应晶体管，其特征是，对于N型器件来说，源区为P型重掺杂，漏区为N型重掺杂，沟道区为缓变非均匀P型掺杂；而对于P型器件来说，源区为N型重掺杂,漏区为P型重掺杂，沟道区为缓变非均匀N型掺杂。
4.如权利要求1所述的短栅隧穿场效应晶体管，其特征是，所述器件中栅漏之间控制栅未覆盖沟道区长度取值为整个沟道长度的50%以上。
5.如权利要求1所述的短栅隧穿场效应晶体管，其特征是，所述器件中垂直沟道区靠近漏端较重掺杂沟道区域的掺杂浓度取值在lE14cm-3至lE17cm-3之间。
6.一种垂直非均匀掺杂沟道的短栅隧穿场效应晶体管的制备方法，包括以下步骤: 1)衬底准备:轻掺杂或未掺杂的半导体衬底； 2)初始热氧化并淀积一层氮化物，并光刻出垂直沟道图形； 3)刻蚀出垂直沟道区，同时暴露出源区，进行源区杂质注入； 4)除去之前氮化物及生长的氧化物，重新生长栅介质材料，淀积栅材料； 5)淀积掩膜层，该掩膜层厚度即为器件短栅的垂直部分长度，去除多余栅材料，形成L型双栅结构； 6)淀积掩膜层，采用高能量、低剂量离子注入，形成垂直沟道的非均匀掺杂，靠近漏端浓度为 I X IO14 至 I X IO17CnT3 ； 7)采用低能量、高剂量离子注入，完成漏区杂质注入，掺杂浓度为IXIO19至I X IO21CnT3 ； 8)快速高温退火激活杂质； 9)最后进入同CMOS—致的后道工序，包括淀积钝化层、开接触孔以及金属化，即可制得所述的垂直非均匀掺杂沟道的短栅隧穿场效应晶体管。
7.如权利要求6所述的制备方法，其特征是，所述步骤I)中的半导体衬底材料选自S1、Ge,SiGe,GaAs或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半导体、绝缘体上的硅或绝缘体上的锗。
8.如权利要求6所述的制备方法，其特征是，所述步骤4)中的栅介质层材料选自Si02、Si3N4。
9.如权利要求6所述的制备方法，其特征是，所述步骤4)中的生长栅介质层的方法选自下列方法之一:常规热氧化、掺氮热氧化、化学气相淀积和物理气相淀积。
10.如权利要求6所述的制备方法，其特征是，所述步骤4)中的栅材料选自掺杂多晶娃、金属钴，镍。
全文摘要
一种垂直非均匀掺杂沟道的短栅隧穿场效应晶体管及制备方法。所述短栅隧穿场效应晶体管具有垂直沟道并且沟道区掺杂为缓变非均匀掺杂，沟道掺杂浓度沿垂直方向呈高斯分布并且靠近漏端处沟道掺杂浓度较高，靠近源端处沟道掺杂浓度较低；另外，在垂直沟道两侧具有双控制栅并且控制栅为L型短栅结构，在靠近漏端处沟道存在一个没有栅覆盖的区域，而在源区存在一个栅过覆盖区域。与现有的TFET相比，本发明所述短栅隧穿场效应晶体管，有效抑制了漏端电场对源端隧穿结处隧穿宽度的影响，弱化了输出隧穿电流对漏端电压的超e指数关系，显著改善了器件输出特性。同时，该隧穿场效应晶体管也有利于增大器件导通电流，获得更陡直的亚阈值斜率。
文档编号H01L29/788GK103151391SQ20131008497
公开日2013年6月12日 申请日期2013年3月18日 优先权日2013年3月18日
发明者黄如, 吴春蕾, 黄芊芊, 王超, 王佳鑫, 王阳元 申请人:北京大学