可程式元件及其制造方法

可程式元件及其制造方法
【专利摘要】本发明公开一种可程式元件及其制造方法。一种可程式元件包括：一基板，其具有一源极区域、一漏极区域、和邻近源极区域与漏极区域的一扩散区域；一通道连接源极区域与漏极区域；一浮置栅极，以一导电材料形成并位于基板上与通道对应；和一沟槽形成于基板的扩散区域处。其中，浮置栅极延伸至沟槽，导电材料覆盖沟槽的一侧壁。
【专利说明】可程式元件及其制造方法

【技术领域】
[0001] 本发明涉及一种可程式元件及其制造方法，且特别是涉及具改善的耦合率的一种 可程式元件及其制造方法。

【背景技术】
[0002] 对半导体业界来说，持续缩小半导体结构的尺寸之外，改善集成电路的速率、 效能、密度及降低成本等，都是重要的发展目标。在半导体科技的发展中，多次可程式 (MultipleTimesProgrammable，MTP)记忆体已应用在许多方面并具有应用上的优点。相 关业者无不希望至少在维持现有元件尺寸、或是可更佳地缩小尺寸的情况下，能提升MTP 元件的编程速度和抹除速度，追求更优异的元件电子特性。


【发明内容】

[0003] 本发明的目的在于提供一种可程式元件及其制造方法，通过在扩散区域中形成沟 槽，并于沟槽的侧壁沉积浮置栅极的导电材料，以使浮置栅极和扩散区域之间的耦合面积 (couplingarea)增加，因而增进其稱合率（couplingratio)。使元件的电子特性可大幅 改善。
[0004] 根据实施例，提出一种可程式元件，包括：一基板，其具有一源极区域、一漏极区 域、和邻近源极区域与漏极区域的一扩散区域；一通道连接源极区域与漏极区域；一浮置 栅极，以一导电材料形成并位于基板上与通道对应；和一沟槽形成于基板的扩散区域处。其 中，浮置栅极延伸至沟槽，导电材料覆盖沟槽的一侧壁。
[0005] 根据实施例，提出一种可程式元件的制造方法，包括：提供一基板，基板具有一源 极区域、一漏极区域、和邻近源极区域与漏极区域的一扩散区域，其中一通道连接源极区 域与漏极区域；形成一沟槽于基板的扩散区域处；和以一导电材料形成一浮置栅极于基板 上，浮置栅极延伸至沟槽使导电材料覆盖沟槽的一侧壁。
[0006] 为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附 图，作详细说明如下：

【专利附图】

【附图说明】
[0007] 图1为本发明一实施例的一可程式元件一部分的侧视图；
[0008] 图2为本发明一实施例的一可程式兀件一部分的上视图；
[0009] 图3是绘示应用本发明实施例的一种布局设计，其中相邻的结构/单元沿着布局 的列方向（rowdirection)上下相反地设置；
[0010] 图4是绘示应用本发明实施例的另一种布局设计，其中上下相邻的结构/单元在 布局的行方向（columndirection)上共享一沟槽；
[0011] 图5为本发明一实施例的一可程式元件制造方法的流程图；
[0012] 图6为本发明另一实施例的另一可程式元件制造方法的流程图；
[0013]图7A为模拟实验1中不具沟槽的一传统多次可程式存储单元的上视图；
[0014]图7B为模拟实验1中如实施例所述的具有沟槽的一多次可程式存储单元的上视 图；
[0015]图8A为模拟实验2中不具沟槽的一传统多次可程式存储单元的上视图；
[0016]图8B为模拟实验2中如实施例所述的具有沟槽的一多次可程式存储单元的上视 图。
[0017] 符号说明
[0018] 10 :基板
[0019] 11:通道
[0020] 12 :浅沟槽隔离
[0021] 12a:第一沟槽
[0022] 13、23 :沟槽
[0023] 13a、23a:沟槽的一开口边缘
[0024] 16、26 :浮置栅极
[0025] 17、27 :轻掺杂漏极注入区域
[0026]18、28 :扩散区域
[0027]19 :掺杂区域
[0028]3-1、4_1 :第一结构 / 单元
[0029]3-2、4_2 :第二结构 / 单元
[0030]S、S1、S2:源极区域
[0031]D、D1、D2:漏极区域
[0032] 501、503、507、601、603、604、605、607 :步骤

【具体实施方式】
[0033] 本发明提出一可程式元件及其制造方法。根据实施例，多个沟槽（trenches)分别 形成于可程式元件的扩散区域处且自基板向下延伸，且该些沟槽内沉积有导电材料。因此， 可程式元件的浮置栅极和扩散区域之间的耦合面积（couplingarea)可因而增加，而改善 元件的耦合率（couplingratio)。据此，以实施例制造方法所制得的可程式元件，其编程速 度和抹除速度皆可大幅提升，进而增进元件的电子特性。
[0034] 本发明可应用在一多次可程式（multipletimeprogramming,MTP)存储单元，在 其扩散区域中形成沟槽（trenches)。实施例的制造方法可以依实际应用的程序做修饰和变 化，而有些许不同。例如，可于浅沟槽隔离（silicontrenchisolation,STI)制作工艺中 进行沟槽的图案化时，同时形成实施例的沟槽。另外，一实施例的沟槽可以在浅沟槽隔离制 作工艺之后形成。再者，本发明的实施例可应用至不同的布局设计。以下实施例参照所附 附图叙述本发明的相关结构与制作工艺，然而本发明并不仅限于此。实施例中相同或类似 的标号用以标示相同或类似的部分。
[0035] 需注意的是，本发明并非显示出所有可能的实施例。可在不脱离本发明的精神和 范围内对结构和制作工艺加以变化与修饰，以符合实际应用制作工艺的需要。因此，未于本 发明提出的其他实施态样也可能可以应用。再者，附图上的尺寸比例并非按照实际产品等 比例绘制。因此，说明书和图示内容仅作叙述实施例之用，而非作为限缩本发明保护范围之 用。
[0036] 请同时参照图1和图2。图1为本发明一实施例的一可程式元件一部分的侧视 图。图2为本发明一实施例的一可程式兀件一部分的上视图。一实施例中，一可程式兀 件包括一基板10具有一源极区域S、一漏极区域D、和邻近源极区域S与漏极区域D的一 扩散区域（diffusionregion) 18 ;-通道11连接源极区域S与漏极区域D;-浮置栅极 (floatinggate) 16,以一导电材料形成，浮置栅极16位于基板10上并与通道11对应；和 一沟槽（trench) 13形成于基板10的扩散区域18处。浮置栅极16延伸至沟槽13,浮置栅 极16的导电材料覆盖沟槽13的一侧壁。由于浮置栅极16延伸至沟槽13,沟槽13与浮置 栅极16电连接。
[0037] -实施例中，可程式元件可包括多个浅沟槽隔离（STI) 12于基板10处。基板10 处具有一掺杂区域19例如N+区域。一实施例中，可以在浅沟槽隔离制作工艺中图案化沟 槽（挖孔）时同时形成沟槽13。然而本发明并不限制于此。其他实施例中，沟槽13也有可 能是在浅沟槽隔离制作完成后才形成。可程式元件的制造方法将于后面段落叙述。
[0038] 于一实施例中，浮置栅极16的导电材料覆盖沟槽13的侧壁和一底表面，如图1和 图2所示。导电材料可以形成如沟槽13的一衬里层（图1)，或是完全填满沟槽13 ;本发明 对此应用态样并不多做限制。于一实施例中，当一可编程电压跨于源极区域S与漏极区域D 之间时，由于导电材料覆盖沟槽13的侧壁而使漏极区域D电容耦合至浮置栅极16与沟槽 13处的导电材料。
[0039] 再者，导电材料于沟槽13处的填充区域可实质上相当于沟槽13的一开口面积；例 如，导电材料可仅沉积于沟槽13的侧壁和底部而不超出沟槽13之外。因此，一实施例中， 导电材料的一末端（distalend)可实质上对齐沟槽13的开口边缘13a。其他实施例中， 导电材料于沟槽13处的填充区域也可以稍微大于沟槽13的一开口面积；例如，沉积于沟槽 13侧壁和底部的导电材料可稍微溢过沟槽13,但不超出扩散区域18之外。图1和图2绘 示一实施例中，导电材料的一末端（distalend)稍微超过沟槽13的开口边缘13a。
[0040] 再者，一实施例的可程式元件可还包括一绝缘层15形成于沟槽13的侧壁，而导电 材料则形成于绝缘层15上。实际应用时，可利用一穿隧氧化层（tunnelingoxide)或衬里 氧化层（lineroxide)形成于导电材料和沟槽13之间以作为绝缘层15。
[0041] 再者，一实施例中，可程式元件可还包括一轻掺杂漏极注入区域（lightlydoped drain(LDD)implantarea) 17形成于基板10处并对应扩散区域18。可视实际应用元件的 情形，选择性地决定是否进行轻掺杂漏极注入的形成步骤。例如，若可程式元件（例如MTP 存储单元）的N+区域（包括源极和漏极区域S/D)已具有足够的掺杂浓度，则可以省略轻 掺杂漏极注入的形成步骤。若可程式元件的N+区域（包括源极和漏极区域S/D)的掺杂浓 度较低，则形成轻掺杂漏极注入区域17也有助于增进元件的编程/抹除速度。
[0042] 根据上述实施例，通过形成沟槽于扩散区域处（沟槽自基板向下延伸），且沟槽13 内沉积有导电材料的方式，可增加可程式元件（例如MTP存储单元）的浮置栅极16和扩散 区域18之间的稱合面积（couplingarea)。实施例中，沟槽13内所沉积的导电材料可与浮 置栅极16的材料相同。因此，实施例的浮置栅极16和扩散区域18之间的耦合面积可增加 至少沟槽13侧壁面积的部分（例如增加一个沟槽内的四个侧壁面积），进而改善可程式元 件的耦合率，据此提升可程式元件的编程速度和抹除速度。
[0043] [布局]
[0044] 应用本发明的实施例可建构不同的元件布局设计。以下提出其中两种态样，以做 布局应用的相关说明，但本发明的应用不以此为限。
[0045] 图3绘示应用本发明实施例的一种布局设计，其中相邻的结构/单元沿着布局的 列方向（rowdirection)上下相反地设置。图4绘示应用本发明实施例的另一种布局设计， 其中上下相邻的结构/单元在布局的行方向（columndirection)上共享一沟槽。图4的 设置方式可达到一更紧密、更节省空间的布局设计。
[0046] 图3中，可程式元件包括如上述的一第一结构/单元3-1 (如图1和图2所示的结 构），和一第二结构/单元3-2。第二结构/单元3-2包括另一源极区域S2、另一漏极区域 D2和另一扩散区域28形成于基板10上，且第二结构/单元3-2的源极区域S2与漏极区 域D2沿着一列方向（rowdirection)邻接于第一结构/单元3-1的源极区域Sl与漏极区 域Dl而排列。第二结构/单元3-2还包括另一沟槽23形成于基板10的扩散区域28处， 另一浮置栅极26,由导电材料形成并延伸至沟槽23。如图3所示，第一结构/单元3-1的 沟槽13和第二结构/单元3-2的沟槽23安排于布局的不同列上。
[0047] 图4中，可程式元件包括如上述的一第一结构/单元4-1 (如图1和图2所示的 结构）和一第二结构/单元4-2。其中，相邻的两结构/单元于行方向上共享一沟槽，达到 排列更紧密的布局。第二结构/单元4-2包括另一源极区域S2、另一漏极区域D2形成于 基板10上，且与第一结构/单元4-1的源极区域Sl与漏极区域Dl沿着一行方向（column direction)排列。如图4所示，沟槽13位于第一结构/单元4-1的源极区域S2、漏极区域 Dl和第二结构/单元4-2的源极区域Sl、漏极区域D2之间。第二结构/单元4-2还包括 另一浮置栅极26,延伸至沟槽13并与沟槽13的导电材料耦接。一实施例中，可通过同一导 电材料的形成和对其图案化，而同时形成浮置栅极16和26。
[0048][制造方法]
[0049] 以下说明实施例的可程式元件的制造方法。然而，以下说明并不代表本发明所有 可能实施的制造方法。实施例中可以依实际应用所需，在不脱离本发明的精神和范围内，而 对相关步骤做适当地修饰和变化。
[0050] 图5为本发明一实施例的一可程式元件制造方法的流程图。请同时参照图1和图 2。图5说明本发明实施例中所包括（但非限制性地）的综合性的步骤。步骤501，提供一 基板10,其具有一源极区域S、一漏极区域D和一扩散区域18,其中扩散区域18邻近源极区 域S与漏极区域D，一通道11耦接源极区域S与漏极区域D。
[0051] 一实施例中，可程式元件的制造方法可选择性地包括：形成一轻掺杂漏极注入区 域（lightlydopeddrain(LDD)implantarea)17 于基板 10 处并对应扩散区域 18(如图 2 所示），以增进元件的电子特性。
[0052] 步骤503,至少形成一沟槽（trench) 13于基板10的扩散区域18处。一实施例中， 可程式元件的制造方法可选择性地包括：形成一绝缘层15例如一穿隧氧化层或一衬里氧 化层于沟槽13的侧壁。
[0053] 步骤507,形成一浮置栅极16于基板10上，浮置栅极16延伸至沟槽13,浮置栅极 16的导电材料覆盖沟槽13的一侧壁。例如，导电材料覆盖沟槽13的侧壁和一底表面，可以 如一衬里形成于沟槽13内。
[0054] 对于沟槽13的侧壁具有绝缘层15的实施例，其导电材料形成于绝缘层15之上。 一实施例中，沟槽13中的导电材料（如多晶硅）覆盖至少沟槽13的侧壁。一实施例中，导 电材料的一末端可实质上对应沟槽的一开口边缘，例如对齐或稍微超出沟槽的开口边缘。
[0055] 再者，一实施例的可程式元件可包括多个浅沟槽隔离（STI) 12于基板10处。实施 例的沟槽13可在浅沟槽隔离12的图案化步骤中同时形成，之后以导电材料置换沟槽13中 的介电材料（即用来填充沟槽以完成STI的材料）。另外，实施例的沟槽13也可在STI制 作工艺之后再形成。本发明对此并不多做限制。图6为本发明另一实施例的另一可程式元 件制造方法的流程图。请同时参照图1和图2。需说明图6仅是多种实施方法的其中之一， 其内容仅为说明之用，并非用以限制本发明的范围。
[0056] 步骤601，类似地，提供一基板10,其具有一源极区域S、一漏极区域D和一扩散区 域18,扩散区域18邻近源极区域S与漏极区域D，其中一通道11耦接源极区域S与漏极区 域D。
[0057] 步骤603,同时形成至少一沟槽（trench) 13于基板10的扩散区域18处和形成一 第一沟槽（firsttrench) 12a于基板 10。
[0058] 步骤604,充填一介电材料于第一沟槽12a以形成隔离沟槽（isolationtrench) 例如STI12,且扩散区域处18的沟槽13也填有介电材料。
[0059] 步骤605,移除沟槽13内的介电材料。
[0060] 步骤607,以一导电材料形成一浮置栅极16于基板10上，浮置栅极16延伸至沟槽 13,其导电材料覆盖沟槽13的一侧壁。如此，完成沟槽中将介电材料置换成导电材料的步 骤。
[0061] 类似地，在形成导电材料之前，一绝缘层15 (例如一穿隧氧化层）可形成于沟槽13 的侧壁。再者，在沉积介电材料之前，也可选择性地于第一沟槽12a和沟槽13先形成一衬 里氧化层，当进行移除沟槽13内介电材料的步骤时，可保留沟槽13内的衬里氧化层以作为 绝缘层15之用。
[0062] 根据图6的制造方法，实施例的沟槽13是与STI的沟槽一起形成，沟槽13内因 STI制作工艺所填入的介电材料之后被移除，之后例如是形成穿隧氧化层（为选择性步骤， 如沟槽13内已具有衬里氧化层则可省略此步骤），以及填入导电材料于沟槽13 (例如浮置 栅极16的多晶硅）。然而，沟槽13也可在STI制作工艺完毕后再进行制作。因此，上述说 明的该些步骤并非代表实施例的所有步骤，实际应用时可依条件需求对相关步骤做适当地 调整和改变。
[0063][耦合面积的改善和模拟实验]
[0064] 以下以数学分析方式说明本发明实施例在耦合面积上的改善，并提出两组模拟实 验进行比较和说明。
[0065]对一传统的MTP存储单元（没有沟槽）而言，浮置栅极和扩散区域之间的一耦合 面积，可表示为：
[0066] L*W .................................... (1)
[0067] 对一实施例的MTP存储单元（有沟槽，并假设沟槽具有四个侧壁）而言，浮置栅极 和扩散区域之间的一耦合面积，可表示为：
[0068]L*W+(L+W) *d*2 ......................(2)
[0069] 其中，D为沟槽的深度，L为沟槽与栅极耦合面积的长度，W为耦合面积的宽度。
[0070] 比较方程式（1)和（2)，实施例的MTP存储单元的耦合面积的增加幅度可表示为：

【权利要求】
1. 一种可程式元件，包括： 基板，具有源极区域、漏极区域、和邻近该源极区域与该漏极区域的扩散区域； 通道，连接该源极区域与该漏极区域； 浮置栅极，以一导电材料形成，该浮置栅极位于该基板上并与该通道对应；和 沟槽，形成于该基板的该扩散区域处； 其中，该浮置栅极延伸至该沟槽，该导电材料覆盖该沟槽的一侧壁。
2. 如权利要求1所述的可程式元件，其中该沟槽电连接该浮置栅极。
3. 如权利要求1所述的可程式元件，其中一穿隧氧化层形成于该沟槽的该侧壁，该导 电材料形成于该穿隧氧化层上。
4. 如权利要求1所述的可程式元件，还包括一轻掺杂漏极注入区域于该基板处并对应 该扩散区域。
5. 如权利要求1所述的可程式元件，其中该导电材料覆盖该沟槽的该侧壁和一底表 面，以形成该沟槽的一衬里层。
6. 如权利要求1所述的可程式兀件，其中该导电材料的一末端实质上对齐该沟槽的一 开口边缘。
7. 如权利要求1所述的可程式兀件，其中该导电材料的一末端大于该沟槽的一开口边 缘。
8. 如权利要求1所述的可程式元件，其中当一可编程电压跨在该源极区域与该漏极区 域之间时，至少覆盖该沟槽的该侧壁的该导电材料电容耦合该漏极区域至该浮置栅极与该 沟槽的该导电材料。
9. 如权利要求1所述的可程式元件，还包括： 另一源极区域、另一漏极区域形成于该基板上，且与前述源极区域与前述漏极区域沿 着一行方向排列，其中该沟槽形成于另该源极区域、另该漏极区域和前述源极区域、前述漏 极区域之间；和 另一浮置栅极，延伸至该沟槽并与该沟槽的该导电材料耦接。
10. 如权利要求1所述的可程式元件，还包括： 另一源极区域、另一漏极区域和另一扩散区域形成于该基板上，且另该源极区域与另 该漏极区域沿着一列方向邻接于前述源极区域与前述漏极区域而排列； 另一沟槽形成于该基板的另该扩散区域处； 另一浮置栅极，由该导电材料形成，并延伸至另该沟槽； 其中，另该沟槽和前述沟槽安排于不同列。
11. 一种可程式元件的制造方法，包括： 提供一基板，该基板具有一源极区域、一漏极区域、和邻近该源极区域与该漏极区域的 一扩散区域，其中一通道连接该源极区域与该漏极区域； 形成一沟槽于该基板的该扩散区域处；和 以一导电材料形成一浮置栅极于该基板上，该浮置栅极延伸至该沟槽使该导电材料覆 盖该沟槽的一侧壁。
12. 如权利要求11所述的制造方法，其中当一可编程电压跨在该源极区域与该漏极区 域之间时，至少覆盖该沟槽的该侧壁的该导电材料电容耦合该漏极区域至该浮置栅极与该 沟槽的该导电材料。
13. 如权利要求11所述的制造方法，还包括形成一穿隧氧化层于该沟槽的该侧壁上， 该导电材料形成于该穿隧氧化层上。
14. 如权利要求11所述的制造方法，还包括形成一轻掺杂漏极注入区域于该基板处并 对应该扩散区域。
15. 如权利要求11所述的制造方法，其中该导电材料覆盖该沟槽的该侧壁和一底表 面，以形成该沟槽的一衬里层。
16. 如权利要求11所述的制造方法，其中该导电材料的一末端实质上对齐该沟槽的一 开口边缘。
17. 如权利要求11所述的制造方法，其中该导电材料的一末端大于该沟槽的一开口边 缘。
18. 如权利要求11所述的制造方法，还包括形成一隔离沟槽于该基板处。
19. 如权利要求18所述的制造方法，还包括： 同时形成该沟槽于该扩散区域处和一第一沟槽于该基板； 充填一介电材料于该第一沟槽以形成该隔离沟槽，且该扩散区域处的该沟槽也填入该 介电材料；和 以该导电材料置换该沟槽的该介电材料。
20. 如权利要求19所述的制造方法，其中以该导电材料置换该沟槽的该介电材料的步 骤包括： 移除该沟槽内的该介电材料；和 形成该导电材料于该沟槽的至少该侧壁处。
21. 如权利要求18所述的制造方法，其中该扩散区域处的该沟槽于该隔离沟槽制作工 艺之后形成。
【文档编号】H01L29/423GK104425626SQ201310378999
【公开日】2015年3月18日 申请日期:2013年8月27日 优先权日:2013年8月27日
【发明者】周泽玮, 杨庆忠 申请人:联华电子股份有限公司