半导体器件及半导体器件结构的制作方法

半导体器件及半导体器件结构的制作方法
【专利摘要】本实用新型涉及具有局部化电荷平衡结构的半导体器件。一个技术问题是解决与现有技术中存在的一个或更多个问题相关的问题。在一个实施例中，半导体器件具有邻接低掺杂n型区域形成的超结结构。低掺杂p型区域在低掺杂n型区域上面邻接超结结构形成，并被配置为提高Eas特性。与低掺杂p型区域相邻地形成体区，并且，与体区相邻地形成用于控制体区内的沟道区域的控制电极结构。根据本实用新型的方面的实施例，可以提供提高了优化电荷平衡和/或选择电荷平衡窗口的Eas性能的电荷平衡半导体器件。
【专利说明】半导体器件及半导体器件结构
【技术领域】
[0001]本实用新型一般涉及电子学，特别是涉及半导体的形成方法及其结构。
【背景技术】
[0002]金属氧化物半导体场效应晶体管(MOSFET)是常见类型的功率开关器件。MOSFET器件包含源极区、漏极区、在源极区与漏极区之间延伸的沟道区域和设置为邻近沟道区域的栅极结构。栅极结构包含被设置为邻近沟道区域并通过薄的电介质层与其分开的导电栅电极层。
[0003]当MOSFET器件处于导通状态时，向栅极结构施加电压以在源极区与漏极区之间形成导通沟道区域，这允许电流流过器件。在关断状态中，施加到栅极结构的任何电压足够低，使得不形成导通沟道，并因此不出现电流流动。在关断状态期间，器件必须支撑源极区与漏极区之间的高电压。
[0004]当今的较高电压功率开关市场由包括击穿电压(BVdss)和导通状态电阻(Rdson)的至少两个主要参数驱动。对于特定的应用，要求最小击穿电压，并且，实际上，设计人员一般可满足BVdss规范。但是，这常常以损害Rdson为代价。这种性能的权衡是高电压功率开关器件的制造商和用户的主要设计挑战。
[0005]近年来,为了改善Rdson与BVdss之间的权衡,超结(super junction)器件得到普及。在先前的η沟道超结器件中，多个重度掺杂的扩散η型和P型区域替代一个轻度掺杂的η型外延区域。在导通状态中，电流流过重度掺杂的η型区域，这降低Rdson。在关断或阻挡状态中，重度掺杂的η型和P型区域相互耗尽或者补偿以提供高的BVdss。虽然超结器件看起来大有希望，但其制造仍存在明显的挑战。
[0006]先前的超结器件的另一问题是，非钳位感应开关(WS)测试下的能量能力(Eas)在最佳电荷平衡(例如，接近0%的电荷平衡(CB))下或者在希望的电荷平衡窗口内常太低。这种不适当的Eas能力被认为是来自反向阻挡IdVd曲线中的较低的转折电流(Isnapback)。在典型的UIS试验中，在关断器件之后,较低的Isnapback可产生几纳秒的纯电气失效。当负的差动电阻达到活性区域的一定区域时，可出现电气失效，由此产生不均匀的电流分布，并最终产生电流局部化或“热点”。另外，在诸如反向恢复试验的其它试验中，较低的Isnapback可限制能量能力。
[0007]因此，希望具有提高优化电荷平衡和/或选择电荷平衡窗口的Eas性能的电荷平衡半导体器件的结构及其制造方法。如果结构和方法保持Eas、Rdson和BVdss之间的设计权衡，会是有益的。另外，如果结构和方法不增加明显的工艺复杂性或过高的成本，会是有益的。
实用新型内容
[0008]本实用新型的一个技术问题是解决与现有技术中存在的一个或更多个问题相关的问题。[0009]根据本实用新型的一个方面，提供一种半导体器件，其中包含:限定主表面的半导体基板；至少包含关于主表面沿大体垂直取向延伸的第一导电类型的第一柱和第二导电类型的第二柱的第一区域，其中，第一导电类型与第二导电类型相反，并且，第一柱被配置为垂直电流路径；与主表面分开并邻接第一区域的下部的第一导电类型的第二区域；在主表面与第二区域之间邻接第一区域的第二导电类型的第三区域；第三区域的一部分与主表面之间的第二导电类型的体区；邻接体区的第一导电类型的源极区；和邻接体区和源极区并被配置为控制沟道区域的控制电极。
[0010]根据本实用新型的一个方面，半导体器件其中还包含:处于体区与第三区域之间并被配置为链接沟道区域的漏极端与第一区域的第一导电类型的第四区域。
[0011]根据本实用新型的一个方面，其中，第三区域具有小于或等于5.0X IO15原子/cm3的掺杂剂浓度。
[0012]根据本实用新型的一个方面，其中，第三区域具有1.0X IO15原子/cm3?3.0X IO15原子/cm3的掺杂剂浓度。
[0013]根据本实用新型的一个方面，其中，第一导电类型的柱邻接第二区域和第三区域。
[0014]根据本实用新型的一个方面，其中，第三区域具有5微米?15微米的厚度。
[0015]根据本实用新型的一个方面，半导体器件其中还包含与源极区和第三区域电气耦合的导电层。
[0016]根据本实用新型的另一个方面，提供一种半导体器件，其中包含:基板；覆盖基板的半导体层，其中，半导体层具有与基板分开的主表面；与主表面相邻并向着基板延伸的垂直取向的电荷平衡区域；与主表面的另一部分相邻的第一导电类型的体区；与主表面分开并处于体区与基板之间的第一导电类型的第一水平取向的掺杂区，其中，第一水平取向掺杂区邻接垂直取向电荷平衡区域；与主表面分开并处于第一水平取向掺杂区与基板之间的第二导电类型的第二水平取向掺杂区；和与体区和第一水平取向掺杂区电气绝缘的栅电极，其中:半导体器件的晶体管结构包含第一水平取向掺杂区、体区和栅电极；第二水平取向掺杂区被配置为使雪崩区域从栅电极以及从垂直取向电荷平衡结构的上部向半导体层偏移；并且垂直取向的电荷平衡结构使晶体管结构和基板相互电连接。
[0017]根据本实用新型的一个方面，其中，第二水平取向掺杂区具有小于或等于
5.0 X IO15原子/cm3的掺杂剂浓度。
[0018]根据本实用新型的一个方面，其中，第二水平取向掺杂区具有1.0X IO15原子/cm3?3.0X IO15原子/cm3的掺杂剂浓度。
[0019]根据本实用新型的一个方面，其中，第二水平取向掺杂区具有5微米?15微米的厚度。
[0020]根据本实用新型的一个方面，其中，栅电极包含沟槽栅电极。
[0021]根据本实用新型的一个方面，其中，垂直取向电荷平衡区域包含多个第一导电类型和第二导电类型柱。
[0022]根据本实用新型的一个方面，半导体器件结构其中还包含在体区中形成的源极区和与源极区和第二水平取向掺杂区电气耦合的导电层。
[0023]根据本实用新型的又一个方面，提供一种半导体器件结构，其中包含:具有主表面的半导体基板；包含关于主表面沿大体垂直取向延伸的材料柱的第一区域；与主表面分开的第一导电类型的第二区域，其中，第二区域邻接第一区域的下部；与第一导电类型相反的第二导电类型的第三区域，其中，第三区域在主表面与第二区域之间邻接第一区域；覆盖第三区域的一部分的体区；在体区中形成的源极区；和邻接体区和源极区的控制电极。
[0024]根据本实用新型的一个方面，半导体器件结构其中还包含第一导电类型的链接区域，其中，链接区域处于体区与第三区域之间。
[0025]根据本实用新型的一个方面，其中，第三区域具有小于或等于5.0X IO15原子/cm3的掺杂剂浓度。
[0026]根据本实用新型的一个方面，其中，第三区域具有1.0 X IO15原子/cm3?3.0 X IO15原子/cm3的掺杂剂浓度。
[0027]根据本实用新型的一个方面，其中，第一区域包含具有邻接第二和第三区域的侧表面的第一导电类型的材料柱。
[0028]根据本实用新型的一个方面，其中，第三区域具有5微米?15微米的厚度。
[0029]根据本实用新型的方面的实施例，可以获得但不限于如下有益技术效果:提供提高了优化电荷平衡和/或选择电荷平衡窗口的Eas性能的电荷平衡半导体器件。
【专利附图】

【附图说明】
[0030]图1示出根据本实用新型的半导体器件的实施例的断面图；
[0031]图2示出比较本实用新型的实施例与现有结构的击穿电压(BVdss)对电荷平衡(CB)的图示信息；
[0032]图3示出比较本实用新型的实施例与现有结构的转折电流(Isnapback)对CB的图不/[目息;
[0033]图4示出比较本实用新型的实施例与现有结构的在CB = 5%处提取的反向模式漏极电流(Id)和漏极到源极电压(Vdss)曲线的图示信息；
[0034]图5示出根据本实用新型的结构中的在不同的CB水平上提取的反向模式IdVdss曲线的图示信息；
[0035]图6示出根据本实用新型的实施例的Isnapback和BVdss对结构的厚度的图示信息；
[0036]图7示出根据本实用新型的实施例的Isnapback和BVdss对结构的掺杂剂浓度的图不/[目息;
[0037]图8示出根据本实用新型的另一实施例的Isnapback和BVdss对离子注入剂剂量和剂量位置的图示信息；
[0038]图9示出根据本实用新型的结构的另一实施例的部分断面图。
【具体实施方式】
[0039]为了解释的简化和阐明，图中的要素未必按比例绘制，并且不同的图中的相同的附图标记表示相同要素。另外，为了简化描述，省略熟知的步骤和要素的描述和细节。为了阐明附图，诸如掺杂区或电介质区域的器件结构的某些区域可能被示为具有大致直线边缘和角度精确的角部。但本领域扶人员可以理解，由于掺杂剂的扩散和激活或层的形成，这些区域的边缘一般不会是直线，并且，角部可能不是精确的角。并且，结合半导体区域、晶片或基板使用的术语“主表面”意味着半导体区域、晶片或基板的与诸如电介质、绝缘体、导体或多晶半导体的另一材料形成界面的表面。主表面可具有沿X方向、y方向和Z方向改变的形貌。
[0040]根据本说明书，公开局部电荷平衡(LCB)结构以克服现有半导体器件中的Eas问题等。本实施例与当前的半导体器件处理方法兼容。在本实施例中，可在LCB器件的η型链接区域下面和η型漂移区域上面形成厚的低掺杂P型区域。本实施例的优点包括但不限于抑制Is/Eas阱，减少或消除栅极沟槽附近的雪崩(增加重复雪崩凹凸不平度(ruggedness))并增加富η型设计中的击穿电压(BVdss)。作为例子,可通过使用诸如外延生长、离子注入或本领域技术人员已知的其它掺杂技术形成低掺杂P型区域。本实施例被描述为η沟道结构，但是，本领域技术人员可以理解，本说明书通过将注明的导电类型从η型变为P型适于P沟道结构，反之亦然。
[0041]当电荷平衡小于0% (CB <0%)时，一些现有的全局电荷平衡(GCB)结构表现出不可接受的Eas。至少部分地通过考虑当CB < O %寄生双极可更易于被激活解释这一点。在一些器件中，通过在处理中增加P型体区和p+接触离子注入剂剂量，低Eas值表现可忽略的改善。因此，可以认为，GCB结构中的寄生双极晶体管的激活在低Eas的失效中扮演次要的角色。
[0042]另外，当CB趋于0%时，一些现有的LCB结构表现出不可接受的低的Eas。该Eas特性表现U形曲线，曲线上的最低点接近CB = 0%。注意，CB = O %—般被定义为BVdss接近最大值的点，这与在任何给定的过程中限定的CB不同。还发现在测量的低Eas和模拟的Isnapback之间存在相关性。CB = 0%下的低的Isnapback特性被认为是由于LCB器件进入雪崩时的电荷密度的迅速增加，这导致负的差动电阻。已观察到当CB < 0%和CB > 0%时漂移区域中的电场的非矩形分布被认为避免电荷密度的这种迅速增加。在常规的GCB结构中，通过模拟观察到类似的Isnapback趋势和特性。
[0043]需要提高GCB和LCB结构中的Isnapback水平。用于尝试提高平面器件中的Isnapback水平的一种现有技术是在漂移区域与η+基板之间添加η型缓冲层。η型缓冲层被示为增加CB = 0%的Eas。另外，模拟通过表示当电场贯穿到η型缓冲层中时提高Isnapback再现了类似的结果。虽然Eas可以提高约一个数量级,但Eas对CB曲线仍存在上述的不希望有的U形效果。并且，由于漂移区域端部上的附加的串行电阻，Rdson可通过η型缓冲层不希望地增加20%，这是不希望的。
[0044]图1表示被配置为解决前面描述的现有器件的问题的根据第一实施例的绝缘栅极场效应晶体管(IGFET)、M0SFET、LCB超结器件、超结结构、充电补偿、LCB结构或开关器件或单元10的部分断面图。作为例子，器件10在许多这种器件中与逻辑和/或其它部件一起作为功率集成电路的一部分集成到半导体芯片中。作为替代方案，器件10在许多这种器件中一起集成以形成离散的晶体管器件。
[0045]器件10包含半导体材料区11，该区域包含例如具有约0.001?约0.01欧姆-cm的电阻率的η型硅基板12，并且可被砷或磷掺杂。在所示的实施例中，基板12提供与导电层13相邻的用于器件10的漏极区。半导体层14在基板12中、在基板12上形成，或者覆盖基板12，并且在一个实施例中是η型并且被足够轻地掺杂，以不影响以下描述的沟槽补偿区域中的电荷平衡。在一个实施例中，通过使用外延生长技术形成层14。在适于650伏特器件的实施例中，层14是掺杂剂浓度为约1.0X IO13原子/cm3?约5.0X IO14原子/cm3的掺杂η型，并具有约40微米到约70微米的厚度。注意，虽然半导体层14在附图中被示为比基板12厚，但是，基板12实际上可更厚。这样表示是为便于理解附图。层14的厚度根据器件10的希望的BVdss等级增加或减小。另外，本领域技术人员可以理解，通过例如将基板12的导电类型变为P型(即，与半导体层14相反)，以本结构实现绝缘栅极双极晶体管(IGBT)器件。
[0046]根据本实施例，器件10还包含在半导体层14的一部分内形成的半导体层141 (当器件10是η沟道器件时，也称为“ρ型层”或“埋入P型层”)。如图1所示，在完成的器件10中，半导体层141通过其它或介入区域与主表面分开。在一个实施例中，半导体层141是掺杂剂浓度为约1.5X IO15原子/cm3?约4.0X IO15原子/cm3的掺杂ρ型。在另一实施例中，半导体层141具有约1.5X IO15原子/cm3?约2.5Χ IO15原子/cm3的掺杂剂浓度。发现这些掺杂水平足够低以不影响器件10的沟道性能。在一个实施例中，半导体层141具有约10微米的厚度，并可通过使用诸如形成如掺杂区的外延生长技术的技术形成。在替代性实施例中，可在形成半导体层14的一部分之后并在生长半导体层14的剩余部分之前通过离子注入(例如，P型注入)形成半导体层141。可通过使用既有的掩模层中的一个(例如，用于形成后面描述的体区31的掩模层)或者通过专用的掩模通过使用例如毯式注入(blanket implant)条件执行这种注入。与形成半导体层141的外延生长方法同样,毪式注入可将半导体层141置于终止区域中并可支持预定终止结构的实现。通过使用掩模以减少器件10的终止区域中的半导体层141的存在，使得本实施例进一步可与其它的既有的终止设计兼容，这有助于成本有效的集成。限定从半导体层141到N柱(例如，后面描述的层221)的一定距离的专用掩模可被用于有效地减少本实施例中的Rdson影响。
[0047]器件10还包含分开的填充沟槽、补偿沟槽、半导体材料填充沟槽、电荷补偿沟槽区域、LCB区域、LCB结构、电荷补偿填充沟槽、补偿沟槽、局部化垂直电荷补偿结构或LCB区域或柱22。如这里使用的那样，电荷补偿一般意味着，相反导电类型层的总电荷基本上或者大体平衡或者相等。电荷补偿填充沟槽22包含多个层或多个材料柱、导电材料或半导体材料220，包含可通过一个或多个本征、缓冲或者轻度掺杂半导体层分开的至少两个层或相反导电类型的柱(即,η型和ρ型中的至少一个)。如图1所示，材料220沿沟槽22的侧壁表面包含邻接半导体层14和半导体层141的η型半导体材料的柱或层221。
[0048]根据一个实施例，层221具有与源极区33相同的导电类型，并且当器件10处于导通状态时形成从沟道到漏极的主(primary)垂直低电阻电流路径。补偿P型半导体材料的层222通过覆盖层221形成。作为例子，η型层221和ρ型层222可具有约1.0X IO15原子/cm3?约1.0X IO17原子/cm3的掺杂剂浓度，并且每个具有约0.1微米?约0.4微米的厚度。根据希望的电荷平衡，以上的掺杂剂浓度相应地增加或减少。当器件10处于关断状态时，P型层222和η型层221相互补偿以提供增加的BVdss特性。虽然在图1的器件中没有表示缓冲层，但可以理解，它们可存在于制造中的早期的步骤中，并且可能不太明显，原因是掺杂剂可在随后的高温处理中扩散到这些层中。在一个实施例中，半导体材料220的层包含单晶半导体材料，并且具有如所形成的掺杂剂分布。
[0049]在一个实施例中，器件10还在沟槽22内包含通过覆盖柱220形成的一个或更多个电介质层、电介质结构或电介质插头28。在一个实施例中，电介质层28是沉积的氧化硅层。可以理解，电介质层28可以是多于一个的电介质层，并且可以是不同的材料。虽然没有示出，但是可以理解，在器件10的形成过程中，来自高度掺杂的基板12的η型掺杂剂可扩散到电荷补偿沟槽22的下部中，使得基板12内的沟槽22的这些部分变为重掺杂的η型。
[0050]器件10还包含在电荷补偿沟槽22之间、在其附近或邻近或者邻接它在半导体层141中形成的阱、基座、体或掺杂区31。体区31可从半导体材料11的主表面18延伸。在一个实施例中，体区31包含P型导电，并具有适于形成作为器件10的导电沟道45操作的反型层的掺杂剂浓度。体区31从主表面18延伸到约1.0?约5.0微米的深度。如上所述，体区31可以是多个单独扩散的区域，或者可以是选择形状的连接的、单个或共同扩散的区域，或者可包含它们的组合。
[0051]η型源极区33在体区31内、之上或者之中形成，并从主表面18延伸到约0.2微米到约0.5微米的深度。在表示的实施例中，主表面18的多个部分从源极区33的边缘向下延伸并然后向外延伸，使得通过源极接触层63接触源极区33的水平和垂直表面。在各体区31的至少一部分中形成一个或更多个P型体接触区域36。体接触区域36被配置为向体区31提供低接触电阻，并降低源极区33下面的体区31的薄层电阻，这抑制寄生双极效应。
[0052]器件10还包含邻接体区31和源极区33的沟槽栅极或控制结构157。控制结构157与相邻的电荷补偿沟槽22横向分开。即，控制结构157不覆盖电荷补偿沟槽22。沟槽栅极结构157包含栅极沟槽158和在栅极沟槽158的表面上形成的栅极电介质层43。在一个实施例中，栅极电介质层43包含氧化硅，并具有约0.05微米?约0.1微米的厚度。在另一实施例中，栅极电介质层43在栅极沟槽158的下表面处具有比栅极电介质层43沿栅极沟槽158的侧壁的厚度大或厚的厚度。在替代性实施例中，栅极电介质层43包含氮化硅、五氧化钽、二氧化钛、钛酸钡锶或它们的组合，包含与氧化硅的组合等。
[0053]沟槽栅极结构157还包含在控制或栅极沟槽158内形成并且覆盖栅极电介质层43的导电栅极区域57。在一个实施例中，源极区33被置于导电栅极区域57与电荷补偿沟槽22之间。导电栅极区域57包含例如η型多晶硅。虽然导电栅极区域57被示为凹陷为低于主表面18，但是导电栅极区域57可比主表面18高或者在其之上延伸。沟槽栅极结构157被配置为控制沟道45的形成和器件10中的电流的导通。
[0054]为了有利于亚表面电流路径，器件10还包含η型链路、η型掺杂层或亚表面掺杂层26。具体而言，掺杂层26被配置为在沟道45的漏极端与η型层221之间提供亚表面导通路径，它们是电荷补偿沟槽22中的主导通层或垂直导通路径。即，在器件10中，电流垂直流过沟道45，然后水平流过掺杂层26，并然后垂直流过层221。掺杂层26被配置，使得电流流动通过导电类型(P型)与掺杂层26 (η型)相反的体区31和体接触区域36与主表面18隔离。该隔离特征保持导通路径远离有缺陷的区域，由此避免任何与导通有关的问题。
[0055]器件10还包含在主表面18上或之上形成的层间电介质区域48，该层间电介质区域48被构图为向体接触区域36和源极区33提供开口。层间电介质区域48的一部分保持覆盖沟槽栅极结构157以为导通栅极区域57提供隔离。层间电介质区域48包含例如诸如沉积氧化物的氧化硅，并具有约0.4微米?约1.0微米的厚度。可以理解，可在器件10的另一部分(未示出)上进行与导通栅极区域57的接触。
[0056]源极接触层63在主表面18上或之上形成，并与源极区33和体接触区域36接触。在一个实施例中，源极接触层63包含钛/氮化钛阻挡层和覆盖阻挡层形成的铝硅合金等。漏极接触层13覆盖半导体材料11的相对表面形成，并包含例如诸如钛镍银或铬镍金等的可焊接金属结构。器件10还被示为具有将随后在另一实施例中描述的可选的η型缓冲层143。
[0057]器件10的操作进行如下。假定源极端子63在零伏特的电势Vs下操作，导电栅极区域157接收比器件10的导通阈值大的控制电压Ve = 5.0伏特，并且漏极端子13在漏极电势Vd = 5.0伏特下操作。Ve和Vs的值导致体区31反转相邻的导电栅极区域157以形成垂直连接源极区33与掺杂区26的垂直沟道45。器件电流Id从漏极端子13流动，并路经η型柱221、掺杂层26、沟道45、源极区33到达源极端子63。由此，电流Id垂直流过η型柱221，以产生低的导通电阻，并水平流过η型链路26，从而保持电流路径与主表面18隔离。在一个实施例中，Id= 1.0安培。为了将器件10切换为关断状态，小于器件的导通阈值的控制电压VG被施加到导电栅极区域157 (例如，Vg < 5.0伏特)。这去除沟道45，并且，Id不再流过器件10。在关断状态下，随着来自主阻挡结的耗尽区域扩展，η型柱221和P型柱222相互补偿，这提高BVdss。
[0058]进一步在图2和图3中示出本实施例中的P型半导体层141的益处。图2示出作为电荷平衡百分比(CB%)的函数的BVdss (V)，这里，曲线201代表在η型漂移区域下面没有η型缓冲的现有器件，曲线202代表在η型漂移区域下面具有η型缓冲的现有结构，曲线203代表在η型漂移区域下面没有η型缓冲层的具有P型半导体层141的本实施例。图3示出作为电荷平衡百分比(CB%)的函数的Isnapback (A)，这里，曲线301代表没有η型缓冲的现有器件，曲线302代表具有η型缓冲的现有结构，曲线303代表具有P型半导体层141的本实施例。该数据示出，例如，在本实施例中，减少Isnapback U形状,并且，Isnapback在约50安培(A)之上偏移，包含用于电荷平衡结构(例如，CB = 0% )0
[0059]图4示出比较具有5%的CB的器件10 (曲线401)与不包含P型半导体层141的现有结构(曲线402)的漏极电流(Id)对击穿电压(BVdss)的图示信息。如图4所示，器件10表现出改进的Isnapback性能。
[0060]图5示出通过在等温条件下通过使用模拟产生的本实施例的器件10的示例性Id-Vd曲线的图示信息。曲线501与-5%的CB对应，曲线502与-2.5%的CB对应，曲线503与10%的CB对应，曲线504与7.5%的CB对应，曲线505与0%的CB对应，曲线506与
2.5 %的CB对应，曲线507与5 %的CB对应。随后提供根据本实施例的用于较高I snapback的物理机制的解释。在本实施例中，BVdss的提高被认为是由于向器件10的顶部或上表面的更优的电场分布，这增加雪崩循环试验中的凹凸不平度。根据本实施例，由于存在半导体层141，更深地在半导体材料中出现雪崩。因此，与在接近P型柱222与电介质插头28之间的界面的位置处发生雪崩的现有结构相比，多个ns循环(或引起雪崩的其它试验)之后的劣化更少。还可看到，在本实施例中，冲击离子化分布趋于跟随电场分布。
[0061]在本实施例中，目标Rdson可依赖于半导体层141的特性和用于形成器件10的该区域的制造方法。在一个实施例中，在模拟的结构中发现范围为5%?20%的Rdson劣化。但是，对于类似的Rdson，与仅具有η型缓冲的器件相比，发现本实施例是更稳固的器件。可以认为，在本实施例中，存在至少两个可影响Rdson的元件。半导体层141具有较小的影响，它可通过较轻掺杂的半导体层14阻挡电流导通。由于大多数的电流流过η型柱221，因此这对于LCB器件不重要(不过对于GCB或平面器件会更重要)。另外，η型链路26和η型柱221区域处的增强JFET效果可对于在高漏极电压下测量的Rdson具有更大的影响。在其它的实施例中，可通过优化η型链路26和η型柱221结构(例如，掺杂剂水平或掺杂剂分布)改善这些结果。
[0062]可以看出，在10安培的漏极电流(Id)，可通过半导体层141上的电场增量补偿半导体层14上的电场减量，由此产生正差动电阻。在具有非最佳η型缓冲层的基线结构中，由于漂移区域中的电场的减小，对于I < 10Α，出现负差动电阻。如图5所示，半导体层141的存在使得对于整个CB范围实现Isnapback > 50Α ;但是，当半导体层141与η型缓冲(由图1中的层143代表)的添加组合时，Isnapback可以甚至更大，并且，对于I > 100Α，电场可扩展到η型缓冲层。
[0063]可通过不同的制造方法实现本实施例。如上所述，在一个实施例中，半导体层14的最后部分(例如，约10微米)被掺杂有硼的半导体层141替代。在一个实施例中，如分别在图6和图7中表示的那样，半导体层141的存在在通过半导体层141的厚度(Tpepi)及其掺杂剂浓度(P^i)分析BVdss和Isnapback依赖性之后提供改善。曲线601和701分别代表图6和图7中的击穿电压，并且，曲线602和702分别代表1snapback。可以看出，例如，如果Tpepi和Pepi太低,那么可导致数量级水平的Isnapback减小。如果Tpepi和Pepi太高，那么出现BVdss的劣化。
[0064]用于实现本实施例的替代性方法是，在生长半导体层14的最终部分之前执行离子注入(例如，在器件10是η沟道器件时，为P型注入)。图8示出离子注入方法提供与外延生长方法类似的结果。曲线801和802分别代表在生长η型半导体层14的最后的10微米之前完成的P型注入的击穿电压和转折电流；曲线803和804分别代表生长η型半导体层14的最后的6微米之 前的击穿电压和转折电流。
[0065]器件10的进一步的研究表明，在Rdson性能上，加入半导体层141与不具有这种层的现有结构相比仅对电气性能导致很小的影响。但是，总栅极电荷(Qg)和电容在器件10中不劣化。并且，与典型的升压转换器应用中的现有结构相比，发现器件10表现类似的效率，这进一步通过混合模式模拟被验证。
[0066]在一个实施例中，由于半导体层141的低掺杂浓度，可减少或避免在η型链路26、P型半导体层141和η型半导体层14(Nlink-P^1-Mpi)之间形成的寄生双极晶体管的激活。本实施例的变体包含电连接半导体层141与源极接触层63，在图9中一般示出这一点。在该配置中，看到BVdss类似(对于与半导体层141连接的源极实施例，小约15伏特)，而Isnapback由于接地双极基座区域(即，半导体层141)增加约2倍(2Χ)。本实施例通过混合模式模拟在升压转换器(例如，90V~400V)中被模拟，并且根据(例如，相同的关断和接通时间)与不具有半导体层141的现有结构相比表现类似的效率。
[0067]鉴于以上所有的方面，很显然，公开了新颖的结构的方法。其中包括邻接垂直超结结构形成低掺杂P型区域。在一个实施例中，在η型链路下面和低掺杂η型区域之上形成低掺杂P型区域。低掺杂P型区域被配置为在不明显影响其它性能参数的情况下提高Eas性能，等等。在另一实施例中，导电类型可反转。
[0068]虽然通过特定的优选实施例和示例性实施例描述本实用新型的主题，但是，以上的附图及其描述仅示出主题的典型的实施例，因此不被视为限制其范围。很显然，对于本领域技术人员来说，许多替代和变化是十分明显的。
[0069]如以下的权利要求反映的那样，本实用新型的方面可以不包含单个以上公开实施例的所有特征。因此，以下表达的权利要求在这里明确被加入该【具体实施方式】部分中，使得各权利要求自身代表本实用新型的单独的实施例。并且，本领域技术人员可以理解，虽然这里描述的一些实施例包含一些特性但不包含在其它的实施例中包含的其它特征，但不同实施例的特征的组合意味着处于本实用新型的范围内，并且意味着形成不同的实施例。
【权利要求】
1.一种半导体器件，其特征在于包含: 限定主表面的半导体基板； 至少包含关于主表面沿大体垂直取向延伸的第一导电类型的第一柱和第二导电类型的第二柱的第一区域，其中，第一导电类型与第二导电类型相反，并且，第一柱被配置为垂直电流路径； 与主表面分开并邻接第一区域的下部的第一导电类型的第二区域； 在主表面与第二区域之间邻接第一区域的第二导电类型的第三区域； 第三区域的一部分与主表面之间的第二导电类型的体区； 邻接体区的第一导电类型的源极区；和 邻接体区和源极区并被配置为控制沟道区域的控制电极。
2.根据权利要求1所述的半导体器件，其特征在于还包含:处于体区与第三区域之间并被配置为链接沟道区域的漏极端与第一区域的第一导电类型的第四区域。
3.根据权利要求1所述的半导体器件，其特征在于，第三区域具有小于或等于5.0X IO15原子/cm3的掺杂剂浓度。
4.根据权利要求1所述的半导体器件，其特征在于，第三区域具有1.0X IO15原子/cm3~3.0X IO15原子/cm3的掺杂剂浓度。
5.根据权利要求1所述的半导体器件，其特征在于，第一导电类型的柱邻接第二区域和第三区域。
6.根据权利要求1所述的半导体器件，其特征在于，第三区域具有5微米~15微米的厚度。
7.根据权利要求1所述的半导体器件，其特征在于还包含与源极区和第三区域电气耦合的导电层。
8.一种半导体器件，其特征在于包含: 基板； 覆盖基板的半导体层，其中，半导体层具有与基板分开的主表面； 与主表面相邻并向着基板延伸的垂直取向的电荷平衡区域； 与主表面的另一部分相邻的第一导电类型的体区； 与主表面分开并处于体区与基板之间的第一导电类型的第一水平取向的掺杂区，其中，第一水平取向掺杂区邻接垂直取向电荷平衡区域； 与主表面分开并处于第一水平取向掺杂区与基板之间的第二导电类型的第二水平取向掺杂区；和 与体区和第一水平取向掺杂区电气绝缘的栅电极， 其中: 半导体器件的晶体管结构包含第一水平取向掺杂区、体区和栅电极； 第二水平取向掺杂区被配置为使雪崩区域从栅电极以及从垂直取向电荷平衡结构的上部向半导体层偏移；并且 垂直取向的电荷 平衡结构使晶体管结构和基板相互电连接。
9.根据权利要求8所述的半导体器件，其特征在于，第二水平取向掺杂区具有小于或等于5.0X 1015原子/cm3的掺杂剂浓度。
10.根据权利要求8所述的半导体器件，其特征在于，第二水平取向掺杂区具有1.0X IO15原子/cm3~3.0XlO15原子/cm3的掺杂剂浓度。
11.根据权利要求8所述的半导体器件，其特征在于，第二水平取向掺杂区具有5微米~15微米的厚度。
12.根据权利要求8所述的半导体器件，其特征在于，栅电极包含沟槽栅电极。
13.根据权利要求8所述的半导体器件，其特征在于，垂直取向电荷平衡区域包含多个第一导电类型和第二导电类型柱。
14.根据权利要求8所述的半导体器件，其特征在于还包含在体区中形成的源极区和与源极区和第二水平取向掺杂区电气耦合的导电层。
15.一种半导体器件结构，其特征在于包含: 具有主表面的半导体基板； 包含关于主表面沿大体垂直取向延伸的材料柱的第一区域； 与主表面分开的第一导电类型的第二区域，其中，第二区域邻接第一区域的下部； 与第一导电类型相反的第二导电类型的第三区域，其中，第三区域在主表面与第二区域之间邻接第一区域； 覆盖第三区域的一部分的体区； 在体区中形成的源极区；和 邻接体区和源极区的控制电极。
16.根据权利要求15所述的半导体器件结构，其特征在于还包含第一导电类型的链接区域，其中，链接区域处于体区与第三区域之间。
17.根据权利要求15所述的半导体器件结构，其特征在于，第三区域具有小于或等于5.0 X IO15原子/cm3的掺杂剂浓度。
18.根据权利要求15所述的半导体器件结构，其特征在于，第三区域具有1.0X IO15原子/cm3~3.0X IO15原子/cm3的掺杂剂浓度。
19.根据权利要求15所述的半导体器件结构，其特征在于，第一区域包含具有邻接第二和第三区域的侧表面的第一导电类型的材料柱。
20.根据权利要求15所述的半导体器件结构，其特征在于，第三区域具有5微米~15微米的厚度。
【文档编号】H01L29/78GK203690305SQ201320612975
【公开日】2014年7月2日 申请日期:2013年9月30日 优先权日:2012年10月5日
【发明者】J·罗伊格-吉塔特, P·莫恩斯, P·范米尔贝克 申请人:半导体元件工业有限责任公司