多位元三维掩膜编程存储器的制造方法

多位元三维掩膜编程存储器的制造方法
【专利摘要】本发明提供一种多位元（largebit-per-cell）三维掩膜编程存储器（3D-MPROMB），其每个存储元能存储多位（如4位）信息。3D-MPROMB通过在存储元中增加电阻膜和/或电阻元素来增大存储元伏－安曲线可调节的范围。
【专利说明】多位元三维掩膜编程存储器
[0001]本申请是申请号为201010194950.4、申请日为2010年5月24日、发明名称为“多
位元三维掩膜编程存储器”的发明专利申请的分案申请。
【技术领域】
[0002]本发明涉及集成电路领域，更确切地说，涉及掩膜编程存储器。
【背景技术】
[0003]掩膜编程存储器(mask-programmableread-only memory,简称为 mask-ROM)是指在生产过程中，尤其是光刻工艺中录入数据的存储器。三维掩膜编程存储器(three-dimensional mask-programmable memory,简称为 3D-MPR0M)是一种含有多个相互叠置掩膜编程存储层的mask-ROM。与其它mask-ROM相比，3D-MPR0M具有极大的容量和极低的成本。
[0004]中国专利“三维只读存储器及其制造方法”(专利号:ZL98119572.5)提出了多种3D-MPR0M。图1描述了一种典型3D-MPR0M。它含有一个半导体衬底Os和一个3D-MPR0M堆O。半导体衬底Os里的晶体管构成3D-MPR0M的周边电路。3D-MPR0M堆O堆叠在衬底Os上。在这个例子中，3D-MPR0M堆O含有两个存储层100、200，存储层200叠置在存储层100上。每个存储层(如100)上含有多条地址线(如20&、2013、30&...)和多个30-1^01存储元(简称为3D-MPR0M元)(如IaaUab-Oo接触通道孔(如30av、30av’)将存储层(如100,200)和衬底Os耦合。
[0005]以往技术中，大多数3D-MPR0M采用二进制，即3D-MPR0M元具有两种状态 I’和O’:处于状态I’的存储元(I’存储元)能导通电流，而处于状态 O’的存储元(O’
存储元)则不能。每个二进制3D-MPR0M元可以存储I位信息。
[0006]如图2A所示，I’存储元Iaa含有一条高地址线20a、一层ROM膜3a和一条低地址线30a。ROM膜3a含有准导通膜5。该准导通膜5具有非线性电阻特性，它在一个方向上的导电性好于另一方向。准导通膜5—般采用二极管。这里，它是一个p-1-n 二极管，并含有P膜12、i膜14和η膜16。准导通膜5也可以是其它二极管，如ρη 二极管、肖特基二极管等。由于在绝缘介质11中含有通道孔18，当在高地址线20a上加读电压时，在低地址线30a上能测到读电流。这对应于状态 I’。
[0007]如图2B所示，O’存储元Iba含有一条高地址线20b、一层ROM膜3b和一条低地址线30a。ROM膜3b含有绝缘介质膜11。由于在绝缘介质11中不含有通道孔，当在高地址线20b上加读电压时，在低地址线30a上不能测到读电流。这对应于状态 O’。
[0008]除二进制外 ，3D-MPR0M也可以采用N OV为正整数且Λ>2)进制，即3D-MPR0M元具有#种状态，处于不同状态的存储元具有不同的伏一安特性。每个#进制3D-MPR0M元可以存储M立信息。这里，办= 1g2㈧0可以是整数，也可以是非整数。中国专利申请进制掩膜编程存储器”(专利申请号:200610100860.8)描述了多种#进制3D-MPR0M，包括结形状型#进制3D-MPR0M和结特性型#进制3D-MPR0M。[0009]在结形状型#进制3D-MPR0M中，不同状态的存储元具有不同的结构，如不同的结形状。如图2C所示，一个结形状型存储元Ica含有一条高地址线20c、一层ROM膜3c和一条低地址线30a。ROM膜3c含有一层绝缘介质11、一个部分通道孔18’和一层准导通膜5。与图2A相比，部分通道孔18’只能将高地址线20c和准导通膜5部分耦合。相应地，存储元Ica与存储元Iaa具有不同的伏一安特性。
[0010]在结特性型#进制3D-MPR0M中，不同状态的存储元具有不同的结特性，如不同的掺杂浓度。如图2D所示，一个结特性型存储元Ida含有一条高地址线20d、一层ROM膜3d和一条低地址线30a。ROM膜3d与存储元Iaa中的ROM膜3a (图2A)具有类似的结构，它们均含有P-1-n 二极管。但是，ROM膜3d的二极管5’与ROM膜3a的二极管5具有不同的掺杂浓度。这可以通过光刻和离子注入来实现。相应地，存储元Ida与存储元Iaa具有不同的伏一安特性。
[0011]本分明进一步改进了上述专利申请的实施方法，以便在更大的范围(如~4.5V或更大)内调节存储元的伏一安曲线，从而实现多位元(如4位元)。在本说明书中，6位元(办-bit-per-cell)是指每个存储元能存储6位信息,如4位元存储器中每个存储元能存储4位信息。相应地,本分明提出一种多位元三维掩膜编程存储器(large bit-per-cell3D-MPR0M，简称为 3D-MPR0Mb)。

【发明内容】

[0012]本发明的主要目的是提供一种具有超大容量的三维掩膜编程存储器。
[0013]本发明的另一目的是提供一种具有超低成本的三维掩膜编程存储器。
[0014]本发明的另一目的是提供一种每个存储元可以存储多位(如4位或更多)信息的三维掩膜编程存储器。
[0015]根据这些以及别的目的，本发明提供一种多位元三维掩膜编程存储器(3D-MPR0Mb),其每个存储元能存储多位(如4位)信息。3D-MPR0Mb通过在存储元中增加电阻膜和/或电阻元素来增大存储元伏一安曲线可调节的范围。相应地，30-1^1?01^可以分为含有电阻膜的 3D-MPR0Mb (3D-MPR0Mb with resistive layer，简称为 3D-MPR0M&)和含有电阻元素的 3D-MPR0Mb (3D-MPR0Mb with resistive element，简称为 3D_MPR0MKE)。
[0016]本发明的3D_MPR0Mb包括:一个含有晶体管的半导体衬底；多个叠置在衬底并与衬底耦合的掩膜编程存储层，每个存储层含有包括第一存储元和第二存储元的多个掩膜编程存储元，每个存储元含有准导通膜，该准导通膜在一个方向上的导电性好于另一方向，所述多个存储元具有#0V>2)种状态，不同状态下的存储元具有不同的伏一安特性；所述第一存储元的阈值电压在所有状态中最小；所述第二存储元的阈值电压大于所述第一存储元，所述第二存储元比所述第一存储元至少多含有一层电阻膜。
[0017]本发明的 3D_MPR0Mb还包括:一个含有晶体管的半导体衬底；多个叠置在衬底并与衬底耦合的掩膜编程存储层，每个存储层含有包括第一存储元和第二存储元的多个掩膜编程存储元，每个存储元含有准导通膜，该准导通膜在一个方向上的导电性好于另一方向，所述多个存储元具有N (N>2)种状态，不同状态下的存储元具有不同的伏一安特性；所述第一存储兀的阈值电压在所有状态中最小；所述第二存储兀的阈值电压大于所述第一存储元，所述第二存储元的准导通膜比所述第一存储元的准导通膜含有更高的电阻元素浓度。【专利附图】

【附图说明】
[0018]图1是表示一种3D-MPR0M的断面图。
[0019]图2A —图2D是表示以往技术中 I’ 3D-MPR0M元、O’ 3D-MPR0M元、结形状型#进制3D-MPR0M元、结特性型#进制3D-MPR0M元的断面图。
[0020]图3表示一种4位元3D_MPR0Mb (6=4，#=16)中16种状态的伏一安特性。
[0021 ] 图4A —图4D是表示几种含有电阻膜3D-MPR0Mb (3D-MPR0MEL)元的断面图。
[0022]图5比较基元、电阻膜和3D-MPR0M&元的伏一安曲线。
[0023]图6A —图6D是表示四种电阻膜的断面图。
[0024]图7是表示一种3D-MPR0M&采用的电阻膜掩膜版的俯视图，以及在工艺流程中电阻膜图形和高低地址线图形的相对位置。
[0025]图8A —图8C表示一种3D-MPR0M&元的工艺流程。该图中的结构是沿图7中AA’线的断面图。
[0026]图9A —图9C是表示三种含有部分电阻膜3D_MPR0Mb元的断面图。
[0027]图10是表示 一种含有电阻元素3D_MPR0Mb (3D_MPR0Mke)元的断面图。
[0028]图11比较硅二极管、SiOx (x〈2) 二极管和SiO2膜的伏一安曲线。
[0029]图12A和图12B表示3D_MPR0MKE元的一种工艺流程。
[0030]图13A —图13C是表示三种2位元3D_MPR0MB 1.b=2,N=A)的断面图。
[0031]图14A是表示一种2位元3D_MPR0Mb的电路图；图14B是表示一种读操作时字线和位线电压的时序图。
[0032]图15A是表示一种4位元3D_MPR0Mb (知4，#=16)状态设置的表格；图15B是表示一种4位元3D-MPR0Mb的断面图。
[0033]除图15A以外，本说明书附图未按比例绘制。
【具体实施方式】
[0034]本发明提供一种多位元三维掩膜编程存储器(3D_MPR0Mb)，其每个存储元能存储多位(如4位)信息。图3是一种4位元3D-MPR0Mb (^=4,^=16)中16种状态的伏一安曲线410 - 425。它们与状态‘0’ - ‘f’ 一一对应。注意该图的电流轴采用指数刻度。当流过存储元中的电流超过阈值电流(It)时，存储元导通，这时存储元上的电压为阈值电压(VT)。例如，状态‘0’的阈值电压为Vtci;…;状态‘f’的阈值电压为VTf。本说明书采用以下规范:具有较小Vt的存储元被赋予较小的状态值，如具有最小Vt的存储元处于状态‘0’ ；具有第二小Vt的存储元处于状态‘I’ ；…。当然，采用其它规范也是可行的。
[0035]为了容忍工艺变化和读出误差，相邻状态Vt的间隔AVt —般需要~0.3V或更大，因此Vt窗口一即最大Vt (VTf)和最小Vt (Vtci)之差一一般需要~4.5V或更大。为了实现这么大的Vt窗口，本发明提出在存储元中增加电阻膜和/或电阻元素。相应地，3D-MPR0MB可以分为含有电阻膜的3D-MPR0Mb (3D-MPR0MKl)和含有电阻元素的3D_MPR0MB (3D_MPR0MKE)。
[0036]3D-MPR0Mel的例子见图4A —图9C。其中，图4A —图4D描述了多种3D_MPR0MKl元。如图4A所示,该存储元是一个基元lza。基元Iza在所有状态中具有最小的Vt — VT(I。它含有多层膜，包括高地址线20z、R0M膜3z和低地址线30a。这些膜一起被称为基膜。其中，地址线20z、30a含有导体材料，如高掺杂的多晶硅(poly Si)、钨(W)、钛钨合金(TiW)、氮化钛(TiN)、铜(Cu)等。ROM膜3z只含有准导通膜25。准导通膜25具有非线性电阻特性，它在一个方向上的导电性好于另一方向。准导通膜25—般采用二极管。这里，它是一个p-1-n 二极管，并含有P膜22、i膜24和η膜26。有关准导通膜的细节可参考中国专利ZL98119572.5。
[0037]图4Β描述了第一种3D-MPR0M&元lea。它含有高地址线20e、ROM膜3e和低地址线30a。地址线20e、30a含有导体材料。ROM膜3e除了准导通膜25 (包括P膜22、i膜24和η膜26)以外，还含有一层电阻膜23。在该实施例中，电阻膜23位于准导通膜25之上。在It时，电阻膜23的电阻最好接近或大于准导通膜25的电阻。由于基元Iza除地址线20z、30a外只含有准导通膜25，因此电阻膜23的电阻最好接近或大于基元Iza的电阻。
[0038]图4C描述了第二种3D-MPR0M&元lfa。它含有高地址线20f、R0M膜3f和低地址线30a。地址线20f、30a含有导体材料。ROM膜3f除了准导通膜25 (包括p膜22、i膜24和η膜26)以外，还含有一层电阻膜23。在该实施例中，电阻膜23位于准导通膜25之中，即位于最高层的P膜22和中间的i膜24之间。类似地，在It时，电阻膜23的电阻最好接近或大于基元Iza的电阻。
[0039]图4D描述了第三种3D-MPR0M&元lga。它含有高地址线20g、R0M膜3g和低地址线30a。地址线20g、30a含有导体材料。ROM膜3g除了准导通膜25 (包括p膜22、i膜24和η膜26)以外，还含有一层电阻膜23。在该实施例中，电阻膜23位于准导通膜25之下。类似地，在It时，电阻膜23的电阻最好接近或大于基元Iza的电阻。
[0040]为了形成三维结构(即多个存储层能相互叠置)，在同一存储层上的3D-MPR0M&元(lea/lfa/lga。这里，“/”表示“或”)和基元Iza需要为上面的存储层提供一个良好的基础。也就是说，它们的高地址线(20e/20f/20g、20z)最好可以被平面化(如采用化学机械抛光法，即CMP方法)。这需要电阻膜23的厚度Tk满足以下要求:1)在图4C和图4D的实施例中，如果ROM膜(3f/3g、3z)还需要被平面化，Tk应该小于基元Iza中准导通膜25最高层膜22的厚度Tu ;2)在图4B —图4D的实施例中，如果ROM膜(3e/3f/3g、3z)不需要被平面化，则Tk应该小于基元Iza中高地址线20z的厚度TA。
[0041]图5比较了基元lza、电阻膜23和3D-MPR0M&元Iea的伏一安曲线。它们分别以430、431和432表示。由于在3D-MPR0M&元Iea中，电阻膜23和准导通膜25串联在一起，因此3D-MPR0M&元Iea的伏一安曲线432是由准导通膜25 (也就是基元lza)的伏一安曲线430偏移而成，偏移量由电阻膜23的伏一安曲线431决定:在It时，3D-MPR0M&元Iea的Vt是基元Iza的Vtq与电阻膜23上的电压Vr之和，即Vt = Vtq +
[0042]图6A —图6D是四种电阻膜的断面图。其中，图6A中的电阻膜23只含有一层核心电阻膜502。该核心电阻膜502具有图5所示的指数型伏一安特性。它含有一层半导体膜，和/或一个薄的介质膜。半导体材料可以是硅(Si )、碳(C)、锗(Ge)、碳硅化合物(SiC)、锗硅化合物(SiGe)等；它最好具有非单晶结构，如无定形结构、微晶结构或多晶结构。半导体膜的一个例子是45nm的非定形硅，它可以将存储元Vt偏移?4.5V或更多。介质膜可以是氧化硅(Si02)、氮化硅(Si3N4)或其它保护性陶瓷材料(参见中国专利ZL98119257.2)。虽然介质膜传统上被认为是绝缘膜，但当其厚度很薄时，它具有指数型伏一安特性。因此，介质膜适合用于电阻膜。介质膜的例子包括5nm的氧化硅、或9nm的氮化硅，这些介质膜都可以将Vt偏移?4.5V或更多。
[0043]图6B—图6D描述了其它三种电阻膜23。在图6B中，核心电阻膜502上方含有一层隔离膜501 ;在图6C中，核心电阻膜502下方含有一层隔离膜503 ;在图6D中，核心电阻膜502上下方各含有一层隔离膜501、503。隔离膜为电阻膜23提供一个更好的界面，它还可以作为刻蚀停止膜。一般说来，隔离膜含有导体材料，如高掺杂的多晶硅(poly Si)、钨(W)、钛钨合金(TiW)、氮化钛(TiN)、铜(Cu)等。
[0044]图7是表示一种用于3D-MPR0M&的电阻膜掩膜版的俯视图，以及在工艺流程中电阻膜图形7x、7y和高地址线图形20a、20b、20e及低地址线图形30a、30b的相对位置。相对于高地址线图形的特征尺寸IK电阻膜图形的特征尺寸可以更大，为ηΚη>1，最好?2)。而且，相邻的电阻膜图形(如7ab、7bb)还可以合并在一起以形成一个电阻膜图形7y。因此，电阻膜掩膜版是一个η/7掩膜版(n>I，最好?2)。例如，20nm节点的3D_MPR0MKl可以采用40nm节点的电阻膜掩膜版。
[0045]图8A —图8C表示一种3D-MPR0M&元Iea的工艺流程。它包括如下步骤:A)形成低地址线30a，然后淀积准导通膜25，并将其刻蚀成为多个柱体25 (图8A) ；B)淀积并平面化层内介质27。之后，淀积电阻膜23并利用图7中的电阻膜掩膜版进行图形转换，然后刻蚀电阻膜23。注意到电阻膜23的尺寸为nF (η>1，最好?2)(图SB) ;C)淀积高地址线膜20e (图SC)并将其刻蚀。该刻蚀步骤以层内介质27作为刻蚀停止膜，以清除部分电阻膜
23。因此，在最后的存储元结构中，电阻膜23与高地址线20e自对准(图4B)。对于熟悉本专业的人士来说，图4C和图4D中的3D-MPR0M&元lfa、lga也可以采用类似步骤完成。
[0046]根据以上对工艺流程的描述，电阻膜23的最后形状由电阻膜图形7x和高地址线图形20e的重叠部分决定。这个自对准的工艺流程对电阻膜图形的边缘精度要求较低。也就是说，20nm节点的3D-MPR0MKl不仅可以采用40nm节点的电阻膜掩膜版(图7)，而且该掩膜版还可以是一个非高精度的掩膜版。因此，3D-MPR0M&的掩膜版成本能被极大地降低。最后，由于上述工艺流程对高地址线和电阻膜之间的对准精度要求较低，所以3D-MPR0M&的光刻工艺成本也相对较低。
[0047]3D-MPR0Mel可以与结形状型#进制3D-MPR0M(参见中国专利申请200610100860.8 )结合，即通过改变电阻膜的形状来实现更多种的状态。相应地，本发明还提出一种含有部分电阻膜的 3D-MPR0M(3D-MPR0Mb with partial resistive layer，简称为 3D_MPR0MraL)。图9A —图9C描述了三种3D-MPR0MPKl元。
[0048]如图9A所示，3D_MPR0Mm元Iha含有高地址线20h、R0M膜3h和低地址线30a。其中，ROM膜3h含有阻挡介质膜29、部分电阻膜23’和准导通膜25。阻挡介质膜29和部分电阻膜23’位于准导通膜25上方。高地址线20h通过部分电阻膜23’仅与准导通膜25部分耦合。由于部分电阻膜23’与图4B中的电阻膜23具有不同形状一部分电阻膜23’比电阻膜23小，因此存储元Iha的电阻比图4B中存储元Iea的电阻大。具体说来，部分电阻膜23’和准导通膜25之间的接触面积21小于准导通膜25的截面积，而图4B中电阻膜23和准导通膜25之间的接触面积和准导通膜25的截面积接近。通过改变接触面21的宽度/，可以导致不同的电阻，从而形成更多种的状态。由于/由电阻膜图形决定，因此一个电阻膜掩膜版就可以将多位信息录入至每个存储元。类似地，在It时，部分电阻膜23’的电阻最好接近或大于基元Iza的电阻。很明显，中国专利申请200610100860.8中的各种发明精神均可以应用至3D-MPR0Mm。
[0049]图9B和图9C描述了另外两种3D_MPR0MPKl元lia、lja。它们类似于图9A中3D-MPR0Mpel元lha。唯一的差别是其部分电阻膜23’的位置:在图9B中部分电阻膜23’位于准导通膜25中；在图9C中部分电阻膜23’位于准导通膜25下。类似地，通过改变/的数值，可以导致不同的电阻，从而形成更多种的状态。这样，一个电阻膜掩膜版就可以将多位信息录入至每个存储元。
[0050]在一个含有电阻元素的3D-MPR0Mb (3D-MPR0MKE)中，3D_MPR0MKE元的准导通膜比基元的准导通膜含有更高的电阻元素浓度。图10 —图12B描述了多种3D-MPR0Mke。如图10所示，3D-MPR0Mee元Ika含有高地址线20k、ROM膜3k和低地址线30a。其中，ROM膜3k含有准导通膜25’。与其左边的基元Iza比较，3D-MPR0Mee元Ika的准导通膜25’与基元Iza的准导通膜25具有类似结构，即均为p-1-n 二极管。但是，准导通膜25’比准导通膜25含有更高的电阻元素浓度。在与基元Iza中准导通膜25 (如p-1-n 二极管)的半导体材料(如硅)结合后，电阻元素(如氧、氮、碳等)能增大该半导体材料的电阻率，而且电阻元素的浓度增加导致电阻率增加。这与半导体材料中常用的掺杂元素(如硼、磷、砷)不同:这些掺杂元素降低半导体的电阻率，而且掺杂元素的浓度增加导致电阻率降低。
[0051]图11比较了硅二极管(即基元)、3吨&〈2)二极管卿3D-MPR0MKE元)和SiO2膜的伏一安曲线。它们分别以440、441和442表不。很明显，SiOx (x〈2) 二极管的伏一安曲线441应位于硅二极管伏一安曲线440和SiO2膜伏一安曲线442之间。这是因为SiO2是SiOx(x〈2)的一种极端情况:当SiOx (x〈2)中氧的含量高到一定程度时，SiOx就变成了 Si02。因此，SiOx (x〈2)二极管的Vt应介于硅二极管的Vtq和SiO2膜的Vtx之间，即VTQ〈VT〈VTx。由于Vtx数值极大，3D-MPR0MKE元的\可以在极大范围内调节。与氧类似，氮也可以在极大范围内调节3D-MPR0MKE元的VT。另外，碳也可以用来调节VT。这是因为碳能与硅形成SiCz(z〈l)。SiCz作为一种半导体材料,其能带隙(bandgap )比娃宽。一般说来，二极管中半导体材料的能带隙越宽，该二极管的Vt越高。
[0052]图12A和图12B表示3D_MPR0MKE元Ika的一种工艺流程。首先形成低地址线30a和准导通膜25。然后通过一个电阻元素掩膜版在光刻胶28中形成开口 280。电阻元素掩膜版与电阻膜掩膜版类似，都是#掩膜版(η>1，最好~2)。这里，开口 28ο的宽度为η^(η>1，最好~比高地址线20k的宽度(>)大。接着通过离子注入法在准导通膜25中注入电阻元素(如氧、氮、碳等)(图12A)。该离子注入步骤能增加开口 28ο下电阻元素的浓度。之后，清除光刻胶28并将准导通膜25刻蚀成柱体25’(图12Β)。余下的步骤与基元Iza类似(参见图8Β和图8C)。与3D-MPR0MKl类似，20nm节点的3D_MPR0MKE不仅可以采用40nm节点的电阻元素掩膜版，而且该掩膜版还可以是一个非高精度的掩膜版。综上所述，3D-MPR0Mb的信息录入成本远比大多数人想象的要低。
[0053]3D-MPR0Mel (图 4B —图 4D、图 9A —图 9C)、3D_MPR0MKE (图 10)可以和结形状型#进制3D-MPR0M、结特性型#进制3D-MPR0M(参见中国专利申请200610100860.8)结合起来，进一步提高每个存储元存储的信息量。图13A —图14B描述多种2位元3D-MPR0Mb ib=2，#=4);图 15A 和图 15B 描述一种 4 位元 3D_MPR0MB (6=4，#=16)。
[0054]图13A —图13C描述三种2位元3D_MPR0MB。如图13A所示，该实施例结合了图4B中的3D-MPR0Mk和图10中的3D_MPR0MKE。这四个存储元lza、lma、lna、1a代表四种状态。基元Iza不含任何电阻膜或电阻元素。存储元Ima的准导通膜25’至少含有一种电阻元素。存储元Ina在准导通膜25上含有一层电阻膜23。存储元1a含有电阻元素和电阻膜。另外，存储元Ima可以与基元Iza具有不同的掺杂浓度。很明显，该实施例只需要2个掩膜版(即电阻膜掩膜版和电阻元素掩膜版)就能将2位信息录入至每个存储元。
[0055]图13B表示第二种2位元3D-MPR0Mb。它采用了图4B中3D-MPR0M&的两种实施例。这四个存储元lza、lpa、lqa、lra代表四种状态。例如,存储元Ipa的电阻膜23a含有15nm非定形娃,存储元Iqa的电阻膜23b含有30nm非定形娃,存储元Ira含有电阻膜23a和23b,即45nm非定形娃。又如,存储元Ipa的电阻膜23a含有3nm氮化娃,存储元Iqa的电阻膜23b含有6nm氮化硅，存储元Ira则含有9nm氮化形硅。类似地，该实施例只需要2个电阻膜掩膜版就能将2位信息录入至每个存储元。
[0056]图13C表示第三种2位元3D-MPR0Mb。它结合了图4B和图4D中3D-MPR0M&的两种实施例。这四个存储元lza、Isa、lta、Iua代表四种状态。存储元Isa的电阻膜23c位于准导通膜25上方，存储元Ita的电阻膜23d位于准导通膜25下方，存储元Iua含有两层电阻膜23c和23d，它们分别位于准导通膜25上方和下方。该实施例也只需要2个电阻膜掩膜版就能将2位信息录入至每个存储元。
[0057]在对3D_MPR0Mb进行读操作时，需要提供一系列逐步增大的读电压信号。一旦读电压大到能在一存储兀中产生读电流，贝1J产生一输出信号，这时的读电压对应于该存储兀所处的状态。图14A和图14B描述了一种2位元3D-MPR0Mb的读电路和读操作。
[0058]如图14A所示，该2位元3D_MPR0Mb包括两部分:存储堆O和周边电路0K。存储堆O包括数据组30DT (包括数据元Ica — lcz、数据位线30a — 30z)和哑元组32DY (包括哑元IcO - lc3、哑位线32a — 32d)。数据元存储数据，而哑元为读操作提供参考信号。数据元和哑元都具有4种状态‘0’ - ‘3’。例如，数据元Ica和哑元Icl都处于状态‘I’。该图中括号里的数字表示存储元所处的状态。在该实施例中，处于相同状态的哑元和数据元具有相同结构并采用相同材料。这样哑元不会导致额外的生产成本，因此能降低3D-MPR0Mb的成本。
[0059]周边电路OK形成在衬底Os里，并通过接触通道孔与存储堆O耦合。它含有字线电压产生电路50、行译码器52、列译码器54、参考信号产生电路56、读出放大器58、数据缓冲器60和#进制一二进制转换器62等。字线电压产生电路50在不同读阶段产生不同的读电压。行译码器52根据行地址52A将该读电压送到相应的字线(如20c)。列译码器54根据列地址54A将相应的位线与读出放大器58的第一输入51稱合。参考信号产生电路56为读出放大器58产生参考电压53。它含有多个开关对(如56a’ ),每个开关对含有一对共享栅信号(如56a)的晶体管。
[0060]图14B表示一种读操作时字线和位线电压的时序图。每个读操作需要含有个读阶段。该实施例含有3个读阶段:T0 - Τ2。在每个读阶段，在选中的字线(如20c)上加相应的读电压。根据存储元(Ica — lczUcO — lc3)所处的状态，不同存储元流过不同的读电流，这样与其耦合的位线上(30a — 30z、32a — 32d)的电压也以不同速率上升。当每个读阶段快结束时，数据组30DT中所有数据位线(30a — 30z)上的电压被一一读出。如果位线(如30a)电压大于触发电压Vx，则输出55变高。同时，读出放大器58将相应位线(30a)在剩余读操作中设置为高电压Vh，这样能避免剩余读操作中的读电压损坏相应存储元(Ica)中的二极管。以下介绍各个读阶段的细节:
A)在第一读阶段TO中，在字线20c上加第一读电压VK(I。这时，位线(30a 一 30z、32a —32d)电压根据存储元状态以不同速率上升。对于状态‘0’(如存储元IcaUcO)来说，读电压Vki产生一大读电流，因此位线(30a、32a)电压上升很快；对于状态‘I’(如存储元lcz、lcl)来说，读电压Vkci产生小读电流，因此位线(30z、32b)电压上升很慢；…。同时，参考信号产生电路56中仅栅信号56a被置高,开关对56a’闭合,这样哑位线32a、32b f禹合在一起。因此，参考电压53是状态‘0’和状态‘I’位线电压的平均。当TO快结束时，读出放大器58将数据组30DT中所有数据位线(30a — 30z)上的电压与参考电压53——比较，输出55被送到数据缓冲器60。
[0061]B)在第二读阶段Tl中，在字线20c上加第二读电压VK1。对于状态‘0’(如存储元lea、IcO)来说，位线(30a、32a)在TO时已被设置为Vh ;对于状态‘ I ’(如存储元lcz、Icl)来说，读电压Vki产生一大读电流，因此位线(30z、32b)电压上升很快；对于状态‘2’(如存储元lcb、lc2)来说，读电压Vei产生小读电流，因此位线(30b、32c)电压上升很慢；…。同时，参考信号产生电路56中仅栅信号56b被置高,开关对56b’闭合,这样哑位线32b、32c耦合在一起。因此，参考电压53是状态‘I’和状态‘2’位线电压的平均。当Tl快结束时，数据组30DT中所有数据位线(30a — 30z)上的电压被一一读出，输出55被送到数据缓冲器60。
[0062]C)在第三读阶段T2中，在字线20c上加第三读电压VK2。对于状态‘0’和‘I’(如存储元IcaUcO ;lcz、lcl)来说，位线(30a、32a ;30z、32b)在TO和Tl时已被设置为Vh ;对于状态‘2’(如存储元lcb、lc2)来说，读电压Vk2产生一大读电流，因此位线(30b、32c)电压上升很快；…。同时，参考信号产生电路56中仅栅信号56c被置高,开关对56c’闭合，这样哑位线32c、32d耦合在一起。因此，参考电压53是状态‘2’和状态‘3’位线电压的平均。当T2快结束时，数据组30DT中所有数据位线(30a — 30z)上的电压被一一读出，输出55被送到数据缓冲器60。
[0063]D)在读操作结束时，存储在数据缓冲器60中的数据被#进制一 2进制转换器62转换成二进制数据。这样，存储在存储元Ica -1cz中的4进制数据被读出。
[0064]图15A和图15B描述一种4位元3D_MPR0MB。图15A中的表格列出了其16种状态的设置；图15B是其断面图。对于熟悉本专业的人士来说，图14A和图14B中的读电路和读操作都可以应用到4位元3D-MPR0Mb中。
[0065]如图15A所示，为了实现4位元，存储元可以在4维上变化:高电阻膜23x、中电阻膜23y、低电阻膜23z和电阻元素。表中的“是”表示采用电阻膜或电阻元素；“否”表示不采用。由于每维有两种选择(“是”和“否”)，该实施例共有16种状态。这4维可以通过4个掩膜版来实现，即高电阻膜掩膜版、中电阻膜掩膜版、低电阻膜掩膜版和电阻元素掩膜版。
[0066]如图15B所示，该4位元3D_MPR0Mb含有一个半导体衬底Os和一个3D_MPR0MB堆
O。该半导体衬底Os含有多个晶体管OT (包括栅极0P)。这些晶体管OT及其互连层OI —起构成3D-MPR0Mb堆O的周边电路OX。3D-MPR0Mb堆O叠置在衬底Os上。在该实施例中，它含有4个存储层100 - 400:存储层100含有字线(80a — 80h…)、位线(90d…)和存储元(lad — Ihd...);存储层200叠置与存储层100之上，并含有字线(80a — 80h…)、位线(90d*…)和存储元(lad*...);存储层300叠置与存储层200之上，并含有字线(80a，一80h，…)、位线(90d，…)和存储元(la，d’ 一 lh’d’…)；存储层400叠置与存储层300之上，并含有字线(80a，一 80h’…)、位线(90d”…)和存储元(la，d”…)。接触通道孔(如90dv)将存储层(如100)与衬底Os耦合。
[0067]在存储层100、300中的存储元1ad — lhd、la’ d’ 一 lh’ d’分别代表状态‘0’ 一‘f’(参考图15A)。例如，存储元lad代表状态‘0’，它是一个基元，即不含有任何电阻膜或电阻元素；存储元Ibd代表状态‘1’，其二极管25’含有电阻元素；存储元led代表状态‘2’，它含有低电阻膜23z ;存储元led代表状态‘4’，它含有中电阻膜23y ;存储元la’d’代表状态‘8’，它含有高电阻膜23x ;存储元lh’ d’代表状态‘f’，它含有高电阻膜23x、中电阻膜23y、低电阻膜23z和电阻元素；…。为简便计，存储层200、400中的存储元细节以及存储层200 - 400的接触通道孔没有画出。
[0068]图15B中的实施例结合了多种改进的3D-MPR0M，如混合层3D-MPR0M (参见中国专利申请200610162698.2)和窄线宽3D-MPR0M (参见中国专利申请200810183936.7)。混合层3D-MPR0M中部分存储层(如100、200)共享地址线(80a — 80h…)；其它存储层(如200、300)则不共享地址线，而由层间介质膜121隔开。窄线宽3D-MPR0M中存储层地址线的特征尺寸小于衬底晶体管栅极的特征尺寸。进一步结合三维存储模块(参见中国专利申请200710194280.4)，一个采用20nm技术的x8x8x4 3D-MPR0M模块可以存储~ITB信息。这里，x8x8x4是指该模块含有8个3D-MPR0Mb芯片，每个3D_MPR0MB芯片含有8个存储层，每个存储元存储4位信息。
[0069]在图13A —图13C中，只需要2个掩膜版就能将2位信息录入至每个存储元，即实现2位元；在图15A和图15B中，只需要4个掩膜版就能将4位信息录入至每个存储元，即实现4位元。实际上，在3D-MPR0MB*，每个掩膜版能在存储元中多录入I位信息。譬如，5个掩膜版可以实现5位元，6个掩膜版可以实现6位元…。如果采用图9A —图9C中3D-MPR0Mm，掩膜版的数目还可以进一步减少。这比在以往技术的二进制3D-MPR0M中，每多录入I位信息就需要多叠置一个存储层来说，节省了很多生产成本。
[0070]虽然以上说明书具体描述了本发明的一些实例，熟悉本专业的技术人员应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，这并不妨碍它们应用本发明的精神。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。
【权利要求】
1.一种多位元三维掩膜编程存储器，其特征在于含有: 一个含有晶体管的半导体衬底； 多个叠置在衬底并与衬底耦合的掩膜编程存储层，每个存储层含有包括第一存储元和第二存储元的多个掩膜编程存储元，每个存储元含有准导通膜，该准导通膜在一个方向上的导电性好于另一方向，所述多个存储元具有#种状态，其中Λ>2 ;不同状态下的存储元具有不同的伏一安特性； 所述第一存储元的阈值电压在所有状态中最小；所述第二存储元的阈值电压大于所述第一存储元，所述第二存储元的准导通膜比所述第一存储元的准导通膜含有更高的电阻元素浓度。
2.根据权利要求1所述的多位元三维掩膜编程存储器，其特征还在于:所述电阻元素能增加所述第一存储元中准导通膜半导体材料的电阻率。
3.根据权利要求1所述的多位元三维掩膜编程存储器，其特征还在于:所述电阻元素能增加所述第一存储元中准导通膜半导体材料的能带隙。
4.根据权利要求1所述的多位元三维掩膜编程存储器，其特征还在于:含有第三存储元，所述第三存储元的阈值电压大于所述第一存储元，所述第三存储元比所述第一存储元至少多含有一层电阻膜。
5.根据权利要求4所述的多位元三维掩膜编程存储器，其特征还在于:所述电阻膜含有至少一层半导体膜。
6.根据权利要求4所述的多位元三维掩膜编程存储器，其特征还在于:所述电阻膜含有至少一层介质膜。
7.根据权利要求4所述的多位元三维掩膜编程存储器，其特征还在于:含有第四存储元，所述第四存储元的阈值电压大于所述第三存储元，所述第四存储元比所述第一存储元至少多含有另一层电阻膜。
8.根据权利要求7所述的多位元三维掩膜编程存储器，其特征还在于:含有第五存储元，所述第五存储元的阈值电压大于所述第三和第四存储元，所述第五存储元含有所述第三和第四存储元的电阻膜。
【文档编号】H01L27/115GK103794611SQ201410050524
【公开日】2014年5月14日 申请日期:2010年5月24日 优先权日:2010年5月24日
【发明者】张国飙 申请人:杭州海存信息技术有限公司