非易失性存储器结构的制作方法
【专利摘要】本发明公开了一种非易失性存储器结构，包括有一基底，其中有第一、第二以及第三有源区域沿着第一方向排成一列并通过绝缘区域互相隔开，所述绝缘区域包括第一中介绝缘区，其介于第一与第二有源区域间，第二中介绝缘区，其介于第二与第三有源区域间；第一选择晶体管，其位于第一有源区域上；浮动栅极晶体管，其位于第二有源区域上并与第一选择晶体管耦接，且包括一浮动栅极，其完全与第二有源区域重叠而与第一、第二中介绝缘区部分重叠；以及第二选择晶体管，其位于第三有源区域上并与浮动栅极晶体管耦接，其中第二选择晶体管具有一字线沿着所述第二方向延伸。
【专利说明】非易失性存储器结构
【技术领域】
[0001]本发明涉及非易失性存储器【技术领域】，特别是涉及一种具较佳数据保存(dataretent1n)特性的非易失性存储器结构。
【背景技术】
[0002]非易失性存储器(nonvolatile memory, NVM)为一种在无电力供应状态时也可保留储存的数据的内存装置，例如磁性器件(magnetic devices)、光盘(opticaldiscs)、闪存(flash memory)及其他半导体类的内存。依据编程次数的限制，非易失性存储器可区分为多次编程(multiple time programmable, MTP)内存及单次编程(one-time programmable, OTP)内存，多次编程内存即可多次读取及写入数据，例如电子抹除式可复写只读存储器(EEPROM)及闪存设有可支持不同操作功能的对应电路，如编程(programming)、抹除(erasing)与读取(reading)等功能,单次编程内存则不须抹除功能的电路，仅需编程及读取的电路即可维持良好运作，因此，相较于多次编程内存，单次编程内存电路的工艺较简化，成本较低。
[0003]多次编程内存及单次编程内存具有相同的层叠结构，依其结构而言，现有的浮动栅极非易失性存储器(floating fate NVM)可区分为双层堆叠多晶硅的非易失性存储器(double-poly non-volatile memory)及单层多晶娃的非易失性存储器(single-polynon-volatile memory)。双层堆叠多晶娃的非易失性存储器结构通常包括一浮动栅极用以储存电荷，一绝缘层(例如氧化硅/氮化硅/氧化硅的复合0N0层)，以及一控制栅极用以控制数据的存取。内存单元的操作依据电容的原理，意即产生的电荷储存于浮动栅极，进而改变内存单元的临界电压，以决定"O"及"Γ的数据状态。单层多晶硅的非易失性存储器则因与一般互补式金氧半导体工艺兼容，而常被应用于嵌入式(embedded)内存中，例如混合电路及微控制器(如系统整合芯片，S0C)中的嵌入式非易失性存储器。
[0004]进而言之，当记忆单元的尺寸及隧穿氧化层厚度持续减缩，浮动栅极发生数据流失与电流泄漏的情况将日益严重，因此，有必要改良现有非易失性存储器结构的数据保存特性。
【发明内容】
[0005]本发明的目的为提供一改良的非易失性存储器结构，其能改善数据保存特性，且兼容于标准化CMOS工艺。
[0006]根据本发明一实施例，其提供一种非易失性存储器结构，包括:
[0007]—第一导电型半导体基底，其上具有一第一有源区域、一第二有源区域以及一第三有源区域，所述第一有源区域、所述第二有源区域和第三有源区域沿着一第一方向排成一列并通过一绝缘区域互相隔开，其中所述绝缘区域包括一第一中介绝缘区和第二中介绝缘区，所述第一中介绝缘区介于所述第一有源区域与所述第二有源区域之间，所述第二中介绝缘区介于所述第二有源区域与所述第三有源区域之间；
[0008]一第一选择晶体管，位于所述第一有源区域上并具有一选择栅极沿着一第二方向延伸；
[0009]一浮动栅极晶体管，位于所述第二有源区域上，其中所述浮动栅极晶体管与所述第一选择晶体管耦接，且所述浮动栅极晶体管包括一浮动栅极，所述浮动栅极与下方的所述第二有源区域完全重叠并与所述第一中介绝缘区及第二中介绝缘区部分重叠；以及
[0010]一第二选择晶体管，位于所述第三有源区域上并与所述浮动栅极晶体管耦接，其中所述第二选择晶体管具有一字线沿着所述第二方向延伸。
[0011]根据本发明一实施例，其提供一种非易失性存储器结构，包括:
[0012]一第一导电型半导体基底，其上具有一第一有源区域、一第二有源区域、一第三有源区域、一第四有源区域以及一第五有源区域，其中所述第一有源区域、第二有源区域及第三有源区域沿着一第一方向排成一列，所述第二有源区域、第四有源区域及第五有源区域沿着一第二方向排成一行，其中所述第一有源区域、第二有源区域及第三有源区域通过一绝缘区域互相隔开，所述绝缘区域包括一第一中介绝缘区、一第二中介绝缘区、一第三中介绝缘区以及一第四中介绝缘区，所述第一中介绝缘区介于所述第一有源区域与所述第二有源区域之间、所述第二中介绝缘区介于所述第二有源区域与所述第三有源区域之间、所述第三中介绝缘区介于所述第二有源区域与所述第四有源区域之间，所述第四中介绝缘区介于所述第四有源区域与所述第五有源区域之间；
[0013]一第一选择晶体管，位于所述第一有源区域上并具有一选择栅极沿着一第二方向延伸；
[0014]一浮动栅极晶体管，位于所述第二有源区域上，其中所述浮动栅极晶体管与所述第一选择晶体管耦接，且所述浮动栅极晶体管包括一浮动栅极，所述浮动栅极与下方的所述第二有源区域、第四有源区域、第五有源区域、所述第三中介绝缘区以及第四中介绝缘区完全重叠，并与所述第一中介绝缘区以及第二中介绝缘区部分重叠；
[0015]一第六有源区域，其与所述第四有源区域并列，其中所述第六有源区域与所述浮动栅极无重叠；以及
[0016]一第二选择晶体管，位于所述第六有源区域上，并耦合至一字线，其中所述浮动栅极晶体管另包括一重掺杂区域，所述重掺杂区域具有所述第一导电型并设于所述第三有源区域且耦合至一位线。
[0017]为让本发明的上述目的、特征及优点能更为明显易懂，下文中特举出数个优选实施方式，并配合附图作详细说明如下。
【专利附图】
【附图说明】
[0018]图1A为依据本发明一实施例中单层多晶硅非易失性记忆单元的平面示意图。
[0019]图1B为图1A沿着切线Ι-Γ所做的横断面示意图。
[0020]图1C为图1A沿着切线I1-1I’所做的横断面示意图。
[0021]图2A及图2B绘示出图1A中记忆单元的等效电路图及写入(PGM)、读取(READ)、抹除(ERS)等动作的操作范例。
[0022]图3A至图3E为依据本发明另一实施例所绘示的单层多晶硅非易失性记忆单元的各横断面示意图，其中图3A为非易失性记忆单元的平面示意图，图3B为图3A沿着切线1-1’所做的横断面示意图，图3C图为图3A沿着切线I1-1I’所做的横断面示意图，图3D为图3A沿着切线II1- HF所做的横断面示意图，图3E为图3A沿着切线IV -1V’所做的横断面示意图。
[0023]图4A及图4B绘示出图3A中记忆单元的等效电路图及写入(PGM)、读取(READ)、抹除(ERS)等动作的操作范例。
[0024]其中，附图标记说明如下:
[0025]I 非易失性记忆单元
[0026]2 非易失性记忆单元
[0027]1a第一有源区域
[0028]1b第二有源区域
[0029]1c第三有源区域
[0030]1d第四有源区域
[0031]1e第五有源区域
[0032]1f第六有源区域
[0033]1g第七有源区域
[0034]11 绝缘区域
[0035]Ila第一中介绝缘区
[0036]Ilb第二中介绝缘区
[0037]Ilc第三中介绝缘区
[0038]Ild第四中介绝缘区
[0039]Ile第五中介绝缘区
[0040]Ilf第六中介绝缘区
[0041]20 选择晶体管
[0042]30 浮动栅极晶体管
[0043]40 第二选择晶体管
[0044]100半导体基底
[0045]102 P 型区域
[0046]103第一 N型区域
[0047]103a重叠区域
[0048]104P型区域/P型井
[0049]105第二 N型区域
[0050]105a重叠区域
[0051]106P 型区域
[0052]202源极掺杂区
[0053]202a轻掺杂漏极区域
[0054]204漏极掺杂区
[0055]204a轻掺杂漏极区域
[0056]210沟道区
[0057]220选择栅极
[0058]230栅极介电层
[0059]242侧壁子
[0060]244衬垫层
[0061]310浮动栅极沟道
[0062]320浮动栅极
[0063]320a、320b、320c、320d 直线侧边
[0064]321延伸段
[0065]330浮动栅极介电层
[0066]342侧壁子
[0067]344衬垫层
[0068]402源极掺杂区
[0069]402a轻掺杂漏极区域
[0070]404漏极掺杂区
[0071]404a轻掺杂漏极区域
[0072]410沟道区
[0073]420栅极
[0074]430栅极介电层
[0075]442侧壁子
[0076]444衬垫层
[0077]402’漏极掺杂区
[0078]404’源极掺杂区
[0079]502N 型井
[0080]502aN 型区域
[0081]502bN 型区域
[0082]503抹除栅极区域
[0083]505稱合栅极区域
[0084]510深 N 型井
[0085]510a深 N 型井
[0086]510b深 N 型井
[0087]602位线接触掺杂区
[0088]603a重叠区域
[0089]605a重叠区域
[0090]607抹除栅极区域
[0091]607a重叠区域
[0092]702N 型井
[0093]NWN 型井
[0094]CL控制线
[0095]EL抹除线
[0096]BL位线
[0097]SG选择栅极
[0098]SL源极线
[0099]WL字线
[0100]PL写入线
[0101]Pffl(第一)P 型区域
[0102]PW2(第二)P 型区域
[0103]PW3P 型区域
[0104]VSS接地电压
[0105]VBL位线电压
[0106]VDD电压源
[0107]VPP第二电压源
[0108]VRD读取电压
【具体实施方式】
[0109]为使熟习本发明所属【技术领域】的一般技术人员能更进一步了解本发明，下文中特别详细说明本发明的构成部件及所欲达成的功效。文中已揭示出足够的细节使得所属【技术领域】的一般技术人员得以具以实施。此外，一些本领域已熟知的对象结构及操作流程将不再于文中赘述。当然，本发明中也可实行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性及电性上的改变。
[0110]同样地，下文中的优选实施方式与附图是仅供参考与说明之用，其并非用来对本发明加以限制，且为了清楚地呈现本发明，部分对象的尺寸在图中已被放大。再者，各实施例中相同或相似的对象将以相同标号标记，以便更容易了解本发明。
[0111]图1A至图1C绘示出本发明一实施例中的非易失性记忆单元，图中的非易失性记忆单元可以作为多次编程内存。如图1A所示，非易失性记忆单元I至少包括有三个在空间上互相隔开的有源区域，其沿着一第一方向(即参考坐标X轴)排成一列，分别是第一有源区域10a、第二有源区域10b，以及第三有源区域10c，其可通过一形成在半导体基底100主表面上的绝缘区域11来界定出这三个在空间上互相隔开的有源区域，例如，半导体基底100可以是P型掺杂硅基底。第二有源区域1b介于第一有源区域1a以及第三有源区域1c之间。前述的绝缘区域11可以是浅沟绝缘绝缘结构，但不限于此。根据本发明实施例，前述的绝缘区域11可以是在制作逻辑电路内的器件(例如金氧半导体晶体管器件)时同步进行制作，然而，阅者应能理解在其它实施例中，前述的绝缘区域11的工艺也可以与逻辑电路区的绝缘结构的工艺步骤分开，而另以其它步骤制作。如图1A及图1B所示，前述的绝缘区域11包括一第一中介绝缘区Ila介于第一有源区域1a与第二有源区域1b之间，以及一第二中介绝缘区Ilb介于第二有源区域1b与第三有源区域1c之间。
[0112]第一有源区域1a上形成有一选择晶体管20。根据本发明实施例，前述的选择晶体管20可以是NMOS晶体管，包括一源极掺杂区202位于一 P型区域102内，源极掺杂区202耦合至一源极线SL、一漏极掺杂区204且在空间上与源极掺杂区202相隔开、一沟道区210靠近半导体基底100的主表面且介于源极掺杂区202与漏极掺杂区204之间、一选择栅极(SG) 220位于沟道区210上方，以及一栅极介电层230介于选择栅极220与沟道区210之间。在选择栅极220的侧壁上可形成有侧壁子242，例如氮化硅侧壁子。在侧壁子242与选择栅极220之间可以形成一衬垫层244，例如硅氧衬垫层。此外，在P型区域102内侧壁子242的正下方可以另形成有轻掺杂漏极(LDD)区域202a及204a。如图1A所示，呈直线状的选择栅极沿着一第二方向(即参考坐标y轴)延伸。
[0113]仍参阅图1A及图1B，在第二有源区域1b上形成有一浮动栅极晶体管30。浮动栅极晶体管30是通过前述的漏极掺杂区204与选择晶体管20耦合。换句话说，前述的漏极掺杂区204是由浮动栅极晶体管30与选择晶体管20所共享，构成两串接的晶体管，在此例中为两串接的NMOS晶体管。浮动栅极晶体管30包括有一浮动栅极(FG) 320位于第二有源区域1b上。同样的，在浮动栅极320的侧壁上可以形成有侧壁子342以及衬垫层344。本发明实施例的主要技术特征在于:浮动栅极320的侧壁以及侧壁子342是直接位于绝缘区域11的上方，且前述的侧壁以及侧壁子342均不与前述任一有源区域重叠(当从上往下看)。换句话说，浮动栅极320的整个周缘是直接落在绝缘区域11上，通过此结构特征，数据保存特性及浮动栅极320漏电流情形可以受到明显改善。
[0114]第三有源区域1c上形成有一第二选择晶体管40，可用于写入操作。前述的第二选择晶体管40可以是NMOS晶体管，其包括有一源极掺杂区402位于一 P型区域106内、一漏极掺杂区404耦接至一位线BL并在空间上与源极掺杂区402相隔开、一沟道区410靠近半导体基底100的主表面且介于源极掺杂区402与漏极掺杂区404之间、一栅极420位于沟道区410上方，以及一栅极介电层430介于栅极420与沟道区410之间。在栅极420的侧壁上可以形成有侧壁子442，例如氮化硅侧壁子。在侧壁子442与栅极420之间可以形成一衬垫层444，例如硅氧衬垫层。此外，在P型区域106内侧壁子442的正下方可以另形成有轻掺杂漏极(LDD)区域402a及404a。呈直线状的栅极420沿着第二方向(即参考坐标y轴)延伸。晶体管40通过源极掺杂区402与浮动栅极晶体管30串接，如此构成在同一列上串接的三个晶体管20、30、40。
[0115]如图1B所示，在半导体基底100中形成有一第一 N型区域103，使第一 N型区域103包围涵盖前述的第一中介绝缘区11a。前述的浮动栅极晶体管30通过第一 N型区域103耦接至选择晶体管20的漏极掺杂区204，其中第一 N型区域103在第二有源区域1b与浮动栅极320中有部分重叠，而在第一有源区域1a与漏极掺杂区204有部分重叠。图中前述的第一 N型区域103与浮动栅极320的重叠区域以区域103a来表示。同样地，半导体基底100中形成有一第二 N型区域105，使第二 N型区域105包围涵盖前述的第二中介绝缘区lib。前述的浮动栅极晶体管30通过第二 N型区域105耦接至第三有源区域1c内的源极掺杂区402，其中第二 N型区域105在第二有源区域1b与浮动栅极320有部分重叠，而在第三有源区域1c与源极掺杂区402有部分重叠。图中前述的第二 N型区域105与浮动栅极320的重叠区域以区域105a来表示。区域103a与区域105a之间设有一 P型区域或P型井(PW) 104，其直接位于浮动栅极320下方。在P型区域104中，重叠区域103a与重叠区域105a之间界定有一浮动栅极沟道310。半导体基底100的主表面与前述的浮动栅极320之间设有一浮动栅极介电层330。重叠区域103a与重叠区域105a作为浮动栅极晶体管30的漏极/源极区域，其可以是N/P型离子井结构，且可在浮动栅极320形成前的井离子注入工艺步骤中完成。
[0116]如图1A及图1C所示，记忆单元I可另包括有一第四有源区域1d以及一第五有源区域10e。第二有源区域10b、第四有源区域1d以及第五有源区域1e是沿着前述的第二方向(即参考坐标y轴)排成一行。根据本发明实施例，前述的绝缘区域11另包括有一第三中介绝缘区Ilc介于第二有源区域1b与第四有源区域1d之间，以及一第四中介绝缘区Ild介于第四有源区域1d与第五有源区域1e之间。
[0117]前述的浮动栅极320包括一延伸段321，其沿着前述的第二方向延伸并完全覆盖住下方的第四有源区域1d以及第五有源区域10e，当从上往下看时，浮动栅极320的侧壁及侧壁子342不会与下方任一有源区域重叠。前述浮动栅极320的延伸段321电容耦合至一耦合栅极区域505，其包括一 P型区域PW2，以及一抹除栅极区域503，其由包括一 P型区域PWl的第五有源区域1e所界定。前述的P型区域PW2与第四有源区域1d部分重叠，前述的P型区域PWl与第五有源区域1e部分重叠。第四有源区域1d与第五有源区域1e均与一 N型井502部分重叠，其中前述的N型井502与P型区域PWl、PW2相连。前述的第四有源区域10d、第五有源区域10e、抹除栅极区域503以及耦合栅极区域505可形成在一深N型井(DNW) 510内，或是直接形成在一 N型埋入层(NBL)区域中。深N型井510的作用是将半导体基底100与P型区域PWl、PW2隔离。根据本发明实施例，耦合栅极区域505的表面积可以大于抹除栅极区域503的表面积。
[0118]在另一实施例中，抹除栅极区域503的位置与耦合栅极区域505的位置可以互相对调。举例来说，抹除栅极区域503可以位于第四有源区域1d内，而耦合栅极区域505可以位于第五有源区域1e内。此外，在其它实施例中，抹除栅极区域503与耦合栅极区域505也可以形成在不同的深N型井内。同样的，第四有源区域1d与第五有源区域1e可以分别被两个在空间上相隔开的深N型井所包围。当然，在其它实施例中，在前述的延伸段321下方也可以设计有超过两个的耦合栅极、抹除栅极，以及深N型井。
[0119]举例来说，前述的浮动栅极320可以具有一矩形轮廓，且具有四个直线侧边320a、320b、320c、320d，但应理解图中所示的浮动栅极320的形状仅为一例示。侧壁子342及衬垫层344是沿着前述的四个直线侧边320a、320b、320c、320d形成的。根据本发明实施例，浮动栅极320会与下方的第二有源区域10b、第四有源区域1d及第五有源区域1e完全重叠，而与第一中介绝缘区11a、第二中介绝缘区Ilb部分重叠。当从上往下看时，前述的四个直线侧边320a、320b、320c、320d与侧壁子342不会与任一有源区域重叠。例如，浮动栅极320的两相对侧边320a及320b分别直接位于第一中介绝缘区Ila及第二中介绝缘区Ilb上。浮动栅极320与第一中介绝缘区Ila及第二中介绝缘区Ilb的重叠区域大小可视需要调整并优化。
[0120]图2A及图2B绘示出图1A中记忆单元的等效电路图及写入(PGM)、读取(READ)、抹除(ERS)等动作的操作范例。如图2A及图2B所示，进行写入操作时，基底(PSub) 100、选择栅极(SG) 220、耦合至源极掺杂区202的源极线(SL)、以及耦合至漏极掺杂区404的位线(BL)均提供一接地电压VSS。字线(WL) 420提供一电压源VDD。耦合至P型区域PW2的控制线(CL)与耦合至P型区域PWl、深N型井DNW的抹除线(EL)则提供一第二电压源VPP。
[0121]进行抹除操作时，基底(PSub) 100、选择栅极(SG) 220、耦合至源极掺杂区202的源极线(SL)、以及耦合至漏极掺杂区404的位线(BL)均提供一接地电压VSS。字线(WL) 420提供一电压源VDD。耦合至P型区域PW2的控制线(CL)提供一接地电压VSS。耦合至P型区域PWld^ N型井DNW的抹除线(EL)则提供一第二电压源VPP。
[0122]进行读取操作时，基底(PSub) 100、耦合至源极掺杂区202的源极线(SL)提供一接地电压VSS。耦合至漏极掺杂区404的位线(BL)提供一位线电压VBL。选择栅极220及字线(WL) 420提供一电压源VDD。耦合至P型区域PW2的控制线(CL)与耦合至P型区域PWl、深N型井DNW的抹除线(EL)则提供一读取电压VRD。
[0123]图2B列出了用于图1A的记忆单元的偏压条件。其中需注意的是，第二电压源VPP大于电压源VDD、位线电压VBL，以及读取电压VRD。
[0124]数据存取路径包括两个选择晶体管(20/40)，其作为一电荷感应晶体管，经由类N/P井阻(103/105)或横向扩散MOS (LDMOS)结构电连接于浮动栅极320 —侧。
[0125]图3A至图3E为依据本发明另一实施例所绘示的单层多晶硅非易失性记忆单元的各横断面示意图，其中相同的部位、层或区域仍沿用相同符号表示。图中所示的非易失性记忆单元可以作为多次编程(MTP)内存。同样地，如图3A所示，非易失性记忆单元2至少包括有三个在空间上互相隔开的有源区域，其沿着一第一方向(即参考坐标X轴)排成一列，分别是第一有源区域10a、第二有源区域10b，以及第三有源区域10c，其可通过一形成在半导体基底100主表面上的绝缘区域11来界定出这三个在空间上互相隔开的有源区域，例如，半导体基底100可以是P型掺杂硅基底。第二有源区域1b介于第一有源区域1a以及第三有源区域1c之间。前述的绝缘区域11可以是浅沟绝缘绝缘结构，但不限于此。根据本发明实施例，前述的绝缘区域11可以是在制作逻辑电路内的器件(例如金氧半导体晶体管器件)时同步进行制作，然而，阅者应能理解在其它实施例中，前述的绝缘区域11的工艺步骤也可以与逻辑电路区的绝缘结构的工艺分开，而另以其它步骤制作。
[0126]如图3A及图3B所示，根据本发明实施例，前述的绝缘区域11包括一第一中介绝缘区Ila介于第一有源区域1a与第二有源区域1b之间，以及一第二中介绝缘区Ilb介于第二有源区域1b与第三有源区域1c之间。第一有源区域10a、第二有源区域10b，以及第三有源区域1c可以位于一 N型区域(NW) 502a中。在N型区域502a下方的半导体基底100中可提供有一深N型井510a。
[0127]第一有源区域1a上形成有一选择晶体管20。根据本发明实施例，前述的选择晶体管20可以是PMOS晶体管，包括一源极掺杂区202，耦合至一源极线SL、一漏极掺杂区204在空间上与源极掺杂区202相隔开、一沟道区210靠近半导体基底100的主表面且介于源极掺杂区202与漏极掺杂区204之间、一选择栅极220位于沟道区210上方，以及一栅极介电层230介于选择栅极220与沟道区210之间。选择栅极220的侧壁上可形成有侧壁子242，例如氮化硅侧壁子。在侧壁子242与选择栅极220之间可以形成一衬垫层244，例如硅氧衬垫层。此外，N型区域502a内的侧壁子242正下方可另形成有轻掺杂漏极(LDD)区域202a 及 204a。
[0128]仍参阅图3A及图3B，第二有源区域1b上形成有一浮动栅极晶体管30。浮动栅极晶体管30是通过前述的漏极掺杂区204与选择晶体管20耦合。换句话说，前述的漏极掺杂区204是由浮动栅极晶体管30与选择晶体管20所共享，进而构成两串接的晶体管，在此例中为两串接的PMOS晶体管。浮动栅极晶体管30包括有一浮动栅极320位于第二有源区域1b上。同样的，浮动栅极320的侧壁上可以形成有侧壁子342以及衬垫层344。本发明实施例的主要技术特征在于:浮动栅极320的侧壁以及侧壁子342直接位于绝缘区域11的上方，且前述的侧壁以及侧壁子342均不与前述任一有源区域重叠(当从上往下看)。换句话说，浮动栅极320的整个周缘是直接落在绝缘区域11上，通过此结构特征，数据保存特性及浮动栅极320漏电流情形可以受到明显的改善。第三有源区域1c上设有一位线接触掺杂区602，例如P+掺杂区。位线接触掺杂区602耦合至一位线(BL)。
[0129]如图3B所示，深N型井510a内形成有一第一 P型区域PWl，使得第一 P型区域PWl包围并涵盖前述的第一中介绝缘区11a。前述的浮动栅极晶体管30是包括第一 P型区域PU耦接至选择晶体管20的漏极掺杂区204，其中第一 P型区域PWl在第二有源区域1b与浮动栅极320中有部分重叠，而在第一有源区域1a与漏极掺杂区204有部分重叠。在图中前述的第一 P型区域PWl与浮动栅极320的重叠区域是以区域603a来表示。同样地，深N型井510a内形成有一第二 P型区域PW2，使得第二 P型区域PW2包围并涵盖前述的第二中介绝缘区Ilb以及第三有源区域10c。前述的浮动栅极晶体管30包括第二 P型区域PW2耦接至第三有源区域1c内的位线接触掺杂区602，其中第二 P型区域PW2在第二有源区域1b与浮动栅极320有部分重叠，而在第三有源区域1c与位线接触掺杂区602有部分重叠。在图中前述的第二 P型区域PW2与浮动栅极320的重叠区域是以区域605a来表示。重叠区域603a与重叠区域605a之间界定有一浮动栅极沟道310。在半导体基底100的主表面与前述的浮动栅极320之间设有一浮动栅极介电层330。重叠区域603a与重叠区域605a是作为浮动栅极晶体管30的漏极/源极区域，其可以是N/P型离子井结构，且可以在浮动栅极320形成前的井离子注入工艺步骤中完成。
[0130]前述的记忆单元2可另包括有一第四有源区域1d以及一第五有源区域10e。第二有源区域10b、第四有源区域1d以及第五有源区域1e沿着前述的第二方向(即参考坐标y轴)排成一行。根据本发明实施例，前述的绝缘区域11另包括有一第三中介绝缘区Ilc介于第二有源区域1b与第四有源区域1d之间，以及一第四中介绝缘区Ild介于第四有源区域1d与第五有源区域1e之间。靠近第四有源区域1d处并列有一第六有源区域1f0靠近第五有源区域1e处并列有一第七有源区域10g。根据本发明实施例，前述的绝缘区域11另包括有一第五中介绝缘区lie介于第四有源区域1d与第六有源区域1f之间，以及一第六中介绝缘区Ilf介于第五有源区域1e与第七有源区域1g之间。
[0131]同样的，前述的浮动栅极320可包括一延伸段321沿着前述的第二方向延伸并完全覆盖住下方的第四有源区域1d以及第五有源区域10e。当从上往下看时，浮动栅极320的侧壁及侧壁子342不会与下方任一有源区域重叠。前述浮动栅极320的延伸段321电容耦合至一抹除栅极区域607，其中包括一 P型区域PW3。前述的P型区域PW2与第四有源区域1d部分重叠，前述的P型区域PW3设于一 N型区域(NW) 502b。在半导体基底100内可提供一深N型井510b位于N型区域502b下方。深N型井510b在空间上与深N型井510a相隔开。前述的P型区域PW3与第五有源区域1e有部分重叠并与第七有源区域1g部分重叠。前述的P型区域PW3包围第六中介绝缘区Ilf。前述的浮动栅极320延伸段321与P型区域PW3的重叠区域在图中以区域607a表示。第七有源区域1g耦合至一抹除线(EL)。
[0132]请参阅图3E及图3A，第六有源区域1f上形成有一第二选择晶体管40，其可用于写入操作。前述的第二选择晶体管40可以是NMOS晶体管，包括有一漏极掺杂区402’位于基底100中、一源极掺杂区404’耦接至一写入线PL并在空间上与漏极掺杂区402’相隔开、一沟道区靠近半导体基底100的主表面且介于漏极掺杂区402’与源极掺杂区404’之间、一栅极420 (耦接至一字线)位于沟道区上方。呈直线状的栅极420沿着第二方向(即图3A中的参考坐标y轴)延伸。第二选择晶体管40通过漏极掺杂区402’、与漏极掺杂区402’部分重叠的N型井702与浮动栅极晶体管30串接。如图3E所示，漏极掺杂区402’耦接至N型井702。
[0133]如图3A所示，非易失性记忆单元2呈三列组态，其中第一、第二、第三有源区域(包括浮动栅极晶体管30及选择晶体管20)位于第一列，主要用于读取操作，第四、第六有源区域(包括晶体管40)位于第二列，主要用于写入操作，而第五、第七有源区域在第三列，主要用于抹除操作。
[0134]图4A及图4B绘示出图3A中记忆单元的等效电路图及写入(PGM)、读取(READ)、抹除(ERS)等动作的操作范例。如图4A及图4B所示，写入操作时，基底(PSub) 100及写入线(PL)耦合至一接地电压VSS。源极线(SL)以及抹除线(EL)均耦合至一第二电压源VPP。位线(BL)浮置。选择栅极(SG) 220及字线(WL) 420提供一电压源VDD。
[0135]进行抹除操作时，字线(WL)420提供电压VDD。抹除线(EL)提供一第二电压源VPPo其它端点均耦接至接地电压VSS。
[0136]进行读取操作时，字线(WL)420提供电压源VDD。抹除线(EL)及写入线(PL)提供一读取电压VRD。位线(BL)提供一位线电压VBL。其它端点均耦接至接地电压VSS。
[0137]图4B列出了用于图3A中记忆单元的偏压条件。其中需注意的是，第二电压源VPP大于电压源VDD、位线电压VBL，以及读取电压VRD。
[0138]数据存取路径包括选择晶体管20，其作为一电荷感应晶体管，经由类N/P井阻(PWl)结构或横向扩散MOS (LDMOS)结构电连接于浮动栅极320的一侧。本发明另一特征在于浮动栅极晶体管的源极/漏极区域，即重叠区域(103a/105a或605a/603a)可以是类N/P井结构，其可以在浮动栅极形成之前完成制作。
[0139]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种非易失性存储器结构，其特征在于，包括: 一第一导电型半导体基底，其上具有一第一有源区域、一第二有源区域以及一第三有源区域，所述第一有源区域、所述第二有源区域和第三有源区域沿着一第一方向排成一列并通过一绝缘区域互相隔开，其中所述绝缘区域包括一第一中介绝缘区和第二中介绝缘区，所述第一中介绝缘区介于所述第一有源区域与所述第二有源区域之间，所述第二中介绝缘区介于所述第二有源区域与所述第三有源区域之间； 一第一选择晶体管，位于所述第一有源区域上并具有一选择栅极沿着一第二方向延伸； 一浮动栅极晶体管，位于所述第二有源区域上，其中所述浮动栅极晶体管与所述第一选择晶体管耦接，且所述浮动栅极晶体管包括一浮动栅极，所述浮动栅极与下方的所述第二有源区域完全重叠并与所述第一中介绝缘区及第二中介绝缘区部分重叠；以及 一第二选择晶体管，位于所述第三有源区域上并与所述浮动栅极晶体管耦接，其中所述第二选择晶体管具有一字线沿着所述第二方向延伸。
2.根据权利要求1所述的非易失性存储器结构，其特征在于，所述第一选择晶体管包括一第二导电型源极掺杂区耦合至一源极线、一漏极掺杂区与所述源极掺杂区相隔开、一沟道区介于所述源极掺杂区与所述漏极掺杂区之间、所述选择栅极位于所述沟道区上方，以及一栅极介电层介于所述选择栅极与所述沟道区之间，其中所述浮动栅极晶体管通过所述漏极掺杂区与所述第一选择晶体管耦接。
3.根据权利要求1所述的非易失性存储器结构，其特征在于，所述浮动栅极的整个周缘直接落在所述绝缘区域上。
4.根据权利要求1所述的非易失性存储器结构，其特征在于，所述第一方向垂直所述第二方向。
5.根据权利要求2所述的非易失性存储器结构，其特征在于，所述半导体基底中另包括一第一井区域以及一第二井区域，所述第一井区域具有所述第一导电型并包围涵盖所述第一中介绝缘区，所述第二井区域具有所述第二导电型并包围涵盖所述第二中介绝缘区，所述浮动栅极晶体管经由所述第一井区域而与所述第一选择晶体管的所述漏极掺杂区耦合，其中所述第一井区域在所述第二有源区域中与所述浮动栅极有部分重叠，而在所述第一有源区域与所述漏极掺杂区有部分重叠。
6.根据权利要求5所述的非易失性存储器结构，其特征在于，所述浮动栅极晶体管通过所述第二井区域耦接至所述第三有源区域内的所述第二选择晶体管的所述源极掺杂区，其中所述第二井区域在所述第二有源区域中与所述浮动栅极有部分重叠，而在所述第三有源区域中与所述源极掺杂区有部分重叠。
7.根据权利要求6所述的非易失性存储器结构，其特征在于，所述第二导电型的所述第一井区域以及所述第二导电型的所述第二井区域分别做为所述浮动栅极晶体管的漏极区域与源极区域。
8.根据权利要求7所述的非易失性存储器结构，其特征在于，所述第一井区域以及所述第二井区域是离子井结构，所述离子井结构是在所述浮动栅极形成前的井离子注入工艺步骤中完成。
9.根据权利要求6所述的非易失性存储器结构，其特征在于，所述第二选择晶体管另包括一漏极掺杂区耦接至一位线。
10.根据权利要求1所述的非易失性存储器结构，其特征在于，另包括: 一第四有源区域以及一第五有源区域，其中所述第二有源区域、所述第四有源区域以及所述第五有源区域沿着所述第二方向排成一行；以及 一所述浮动栅极的延伸段，沿着所述第二方向延伸并完全覆盖住下方的所述第四有源区域以及所述第五有源区域。
11.根据权利要求10所述的非易失性存储器结构，其特征在于，所述浮动栅极的所述延伸段电容耦合至一耦合栅极区域，所述耦合栅极区域与所述第四有源区域重叠，所述浮动栅极的所述延伸段并电容耦合至一抹除栅极区域，所述抹除栅极区域与所述第五有源区域重叠。
12.根据权利要求10所述的非易失性存储器结构，其特征在于，所述第四有源区域及所述第五有源区域均被单一离子井区域所包围涵盖，其中所述离子井区域的导电型与所述半导体基底相反。
13.根据权利要求10所述的非易失性存储器结构，其特征在于，所述第四有源区域及所述第五有源区域分别被两个相隔开的离子井区域所包围涵盖，其中所述两个相隔开的离子井区域的导电型均与所述半导体基底相反。
14.根据权利要求11所述的非易失性存储器结构，其特征在于，所述耦合栅极区域是由所述第四有源区域界定出来，其与一第一导电型的第三井区域及一第二导电型的第五井区域部分重叠，而所述抹除栅极区域是由所述第五有源区域界定出来，其与一第一导电型的第四井区域及所述第二导电型的所述第五井区域部分重叠。
15.—种非易失性存储器结构,其特征在于,包括: 一第一导电型半导体基底，其上具有一第一有源区域、一第二有源区域、一第三有源区域、一第四有源区域以及一第五有源区域，其中所述第一有源区域、第二有源区域及第三有源区域沿着一第一方向排成一列，所述第二有源区域、第四有源区域及第五有源区域沿着一第二方向排成一行，其中所述第一有源区域、第二有源区域及第三有源区域通过一绝缘区域互相隔开，所述绝缘区域包括一第一中介绝缘区、一第二中介绝缘区、一第三中介绝缘区以及一第四中介绝缘区，所述第一中介绝缘区介于所述第一有源区域与所述第二有源区域之间、所述第二中介绝缘区介于所述第二有源区域与所述第三有源区域之间、所述第三中介绝缘区介于所述第二有源区域与所述第四有源区域之间，所述第四中介绝缘区介于所述第四有源区域与所述第五有源区域之间； 一第一选择晶体管，位于所述第一有源区域上并具有一选择栅极沿着一第二方向延伸； 一浮动栅极晶体管，位于所述第二有源区域上，其中所述浮动栅极晶体管与所述第一选择晶体管耦接，且所述浮动栅极晶体管包括一浮动栅极，所述浮动栅极与下方的所述第二有源区域、第四有源区域、第五有源区域、所述第三中介绝缘区以及第四中介绝缘区完全重叠，并与所述第一中介绝缘区以及第二中介绝缘区部分重叠； 一第六有源区域，其与所述第四有源区域并列，其中所述第六有源区域与所述浮动栅极无重叠；以及 一第二选择晶体管，位于所述第六有源区域上，并耦合至一字线，其中所述浮动栅极晶体管另包括一重掺杂区域，所述重掺杂区域具有所述第一导电型并设于所述第三有源区域且耦合至一位线。
16.根据权利要求15所述的非易失性存储器结构，其特征在于，所述第一选择晶体管包括一第一导电型源极掺杂区耦合至一源极线、一第一导电型漏极掺杂区与所述源极掺杂区相隔开、一沟道区介于所述源极掺杂区与所述漏极掺杂区之间、所述选择栅极位于所述沟道区上方，以及一栅极介电层介于所述选择栅极与所述沟道区之间，其中所述浮动栅极晶体管通过所述漏极掺杂区与所述第一选择晶体管耦接。
17.根据权利要求15所述的非易失性存储器结构，其特征在于，所述第二选择栅极晶体管包括有一第二导电型源极掺杂区耦接至一写入线、一第二导电型漏极掺杂区与一和所述第四有源区域重叠的一第二导电型井区域耦合、一沟道区介于所述漏极掺杂区与所述源极掺杂区之间、一选择栅极位于所述沟道区上方，以及一栅极介电层介于所述选择栅极与所述所述沟道区之间。
18.根据权利要求17所述的非易失性存储器结构，其特征在于，所述浮动栅极的整个周缘直接落在所述绝缘区域上。
19.根据权利要求16所述的非易失性存储器结构，其特征在于，另包括: 一第七有源区域，与所述第五有源区域并列；以及 一抹除栅极区域，电容耦合至一所述浮动栅极的延伸段。
20.根据权利要求19所述的非易失性存储器结构，其特征在于，所述半导体基底中另包括一第一井区域，所述第一井区域具有所述第一导电型并包围涵盖所述第一中介绝缘区，以及一第二井区域，所述第二井区域具有所述第一导电型并包围涵盖所述第二中介绝缘区。
21.根据权利要求20所述的非易失性存储器结构，其特征在于，所述抹除栅极区域是由所述第五有源区域界定出来且与一第一导电型的第三井区域及所述第二导电型的一第四井区域部分重叠。
22.根据权利要求21所述的非易失性存储器结构，其特征在于，所述抹除栅极区域经由一与所述第七有源区域部分重叠的所述第一导电型的第三井区域而耦合至一抹除线。
23.根据权利要求15所述的非易失性存储器结构，其特征在于，所述浮动栅极晶体管的源极/漏极区域包括一类井结构，所述类井结构形成于所述浮动栅极之前。
24.根据权利要求19所述的非易失性存储器结构，其特征在于，所述第一有源区域、第二有源区域以及第三有源区域被一第一离子井区域所包围涵盖，所述第一离子井区域具有所述第二导电型，所述第五有源区域以及第七有源区域被一第二离子井区域所包围涵盖，所述第二离子井区域具有所述第二导电型。
25.一种非易失性存储器结构，其特征在于，包括: 一第一导电型半导体基底，其上包括有一第一有源区域、一第二有源区域、一第三有源区域、一第四有源区域以及一第五有源区域，其中所述第一有源区域、第二有源区域以及第三有源区域沿着一第一方向排成一列，所述第二有源区域、第四有源区域以及第五有源区域沿着一第二方向排成一行，其中所述第一有源区域、第二有源区域以及第三有源区域通过一绝缘区域互相隔开，所述绝缘区域包括一第一中介绝缘区、一第二中介绝缘区、一第三中介绝缘区以及一第四中介绝缘区，其中:所述第一中介绝缘区介于所述第一有源区域与所述第二有源区域之间、所述第二中介绝缘区介于所述第二有源区域与所述第三有源区域之间、所述第三中介绝缘区介于所述第二有源区域与所述第四有源区域之间，所述第四中介绝缘区介于所述第四有源区域与所述第五有源区域之间； 一浮动栅极晶体管，位于所述第二有源区域上，其中所述浮动栅极晶体管包括有一浮动栅极以及一类井结构，所述浮动栅极与下方的所述第二有源区域完全重叠，所述类井结构作为所述浮动栅极晶体管的源极/漏极，其中所述浮动栅极包括一延伸段，所述延伸段完全覆盖住下方的所述第四有源区域以及所述第五有源区域； 一耦合栅极区域，位于所述半导体基底中，所述耦合栅极区域与所述第四有源区域重叠并电容耦合至所述延伸段；以及 一抹除栅极区域，位于所述半导体基底中，所述抹除栅极区域与所述第五有源区域重叠并电容耦合至所述延伸段，其中所述浮动栅极的整个周缘直接落在所述绝缘区域上。
26.根据权利要求25所述的非易失性存储器结构，其特征在于，另包括: 一第一选择晶体管，设于所述第一有源区域上，其中所述第一选择栅极晶体管包括有一选择栅极，其中所述浮动栅极晶体管系与所述第一选择晶体管耦接。
27.根据权利要求26所述的非易失性存储器结构，其特征在于，另包括: 一第六有源区域，与所述第四有源区域并列，其中所述第六有源区域不与所述第六有源区域重叠；以及 一第二选择晶体管，设于所述第六有源区域上并耦合至一字线。
28.根据权利要求26所述的非易失性存储器结构，其特征在于，另包括: 一第二选择晶体管，与所述浮动栅极晶体管耦接并设于所述第三有源区域上，其中所述第二选择晶体管包括有一选择栅极。
【文档编号】H01L29/06GK104241293SQ201410198085
【公开日】2014年12月24日 申请日期:2014年5月10日 优先权日:2013年6月7日
【发明者】陈志欣, 陈纬仁, 赖宗沐 申请人:力旺电子股份有限公司