半导体元件的制作方法

本发明涉及一种半导体元件，具体涉及改善反向浪涌耐量的技术。

背景技术：

作为一例半导体元件的二极管，例如肖特基势垒二极管(以下有时会称为SBD)是利用了将半导体层与金属层肖特基接触后的肖特基势垒的整流作用的半导体元件。SBD具有：可以比一般的pn结二极管更高速地运作，且正向电压下降幅度小的特性。

例如，具备这样的SBD的开关电源，一旦在紧急情况下实施紧急停止等运作，从n型半导体层向金属层施加的反向电压就有可能超过SBD的耐压上限(反向耐压特性)。一旦反向电压超过耐压上限，就会存在有SBD的特性降低的担忧。

图7是以往的肖特基势垒二极管的一例截面图。图7中所示的肖特基势垒二极管1例如具有作为n型半导体的半导体基板2。半导体基板2例如由SiC(碳化硅)构成。在半导体基板2的一主面2a一侧的一部分上，形成有朝半导体基板2的厚度方向的，并且被设置在规定的深度上的，由p型半导体构成的保护环(Guard ring)6。并且，在半导体基板2的一主面2a一侧上形成有金属层3，从而使其与该保护环6的一部分电气连接。通过金属层3的底面3a的一部分与保护环6接触，其余部分与一主面2a接触，从而相对于半导体基板2形成肖特基接触。

保护环6由掺杂物浓度相互不同的p+型半导体部6a以及p-型半导体部6b构成。p-型半导体部6b被形成为覆盖p+型半导体部6a的侧面以及底面。并且，p+型半导体部6a在半导体基板2的一主面2a一侧露出的部分中的一部分，以及p-型半导体部6b在半导体基板2的一主面2a一侧露出的部分中的一部分，分别与金属层3的底面3a的一部分相接触。

通过这样，就能够改善金属层3与半导体基板2的接触部的反向耐压特性。

这里，作为不同于图7中所示的二极管的构成，例如，有非专利文献1中所示的肖特基势垒二极管。该非专利文献1中有关于改善反向浪涌耐量的记载。

【先行技术文献】

【非专利文献】Materrial Science Forum Vols.527-529(2006),pp1155-1158

然而，也能够通过不同于非专利文献1中的构成来改善反向浪涌耐量。

本发明的目的是：通过不同于上述技术的构成，改善半导体元件，例如肖特基势垒二极管中肖特基接触部的反向浪涌耐量。

技术实现要素：

为了实现上述课题，本发明的一种形态所涉及的半导体元件，其特征在于，至少包括：半导体基板，为第一导电型；第一部位，形成在所述半导体基板的一主面一侧的一部分上，并且为与所述第一导电型相反的第二导电型；以及第二部位，为导电性，与所述半导体基板的一主面一侧形成肖特基接触，从而与所述第一部位的一部分电连接，，

其中，所述第一部分由掺杂物浓度相互不同的第一浓度部和第二浓度部构成，

所述第一浓度部以及所述第二浓度部形成于所述半导体基板的一主面一侧的一部分上，并且，所述第一浓度部与所述第二浓度部的侧面之间相接触，

进一步地，还包括：第三部位，与所述第一部位的侧面以及与其相连的底面相接触，从而与所述第二部位的一部分电气连接，

所述第三部位为本征(Intrinsic)部位，并且比所述第一部位的电阻值更高。

在上述本发明的一种形态所涉及的半导体装置中，例如，也可以是：其中，所述第一浓度部以及所述第二浓度部的一方的侧面的整体与另一方的侧面的一部分相接触。

在上述本发明的一种形态所涉及的半导体装置中，例如，也可以是：其中，所述半导体基板为n型半导体，所述第一浓度部为p+型半导体，所述第二浓度部为p-型半导体，所述第三部位为p--型半导体、n--型半导体、或i型半导体。

另外，本发明的一种形态所涉及的半导体元件，包含半导体基板，为第一导电型；第一部位，形成在所述半导体基板的一主面一侧的一部分上，并且为与所述第一导电型相反的第二导电型；以及第二部位，为导电性，与所述半导体基板的一主面一侧形成肖特基接触，从而与所述第一部位的一部分电连接，其特征在于：

其中，所述第一部分由掺杂物浓度相互不同的第一浓度部和第二浓度部构成，

所述第一浓度部以及所述第二浓度部形成于所述半导体基板的一主面一侧的一部分上，并且，所述第一浓度部与所述第二浓度部的侧面之间相接触，

进一步地，还包括：第三部位，与所述第一部位的侧面以及与其相连的底面相接触，从而与所述第二部位的一部分电气连接，

所述第三部位为所述第一导电型或所述第二导电型，并且，比所述半导体基板或所述第一部位的掺杂物浓度更低。

在上述本发明的一种形态所涉及的半导体装置中，例如，也可以是：其中，所述半导体基板为n型半导体，所述第三部位的掺杂物浓度比所述半导体基板更低。

另外，本发明的一种形态所涉及的半导体元件，包含半导体基板，为第一导电型；第一部位，形成在所述半导体基板的一主面一侧的一部分上，并且为与所述第一导电型相反的第二导电型；以及第二部位，为导电性，与所述半导体基板的一主面一侧形成肖特基接触，从而与所述第一部位的一部分电气连接，其特征在于：

其中，所述半导体基板由碳化硅构成，

还包括：第三部位，与所述第一部位的侧面以及与其相连的底面相接触，从而与所述第二部位的一部分电气连接，

所述第三部位为所述第一导电型或所述第二导电型，并且掺杂物浓度大于零，且范围在1×10¹⁴cm^-3以下。

发明效果

根据本发明的半导体元件，由于形成了：与第一部位的侧面以及与其相连的底面相接触的，并且比第一部位的电阻值更高的，并且由本征部位构成的第三部位，通过这样，就能够使肖特基接触的部分的半导体基板的电阻值比形成有第三部位的部分的半导体基板的电阻值更小。从而，就能够使浪涌电流切实地流向电阻值更小的肖特基接触部分。其结果就是：能够改善半导体元件的反向浪涌耐量。

另外，根据本发明的半导体元件，由于形成了：与第二部位的一部分电气连接，并且与所述第一部位的侧面以及与其相连的底面相接触的第三部位，并且使该第三部位的掺杂物浓度低于半导体基板或第一部位，通过这样，就能够使肖特基接触的部分的半导体基板的电阻值比形成有第三部位的部分的半导体基板的电阻值更小。从而，就能够使浪涌电流切实地流向电阻值更小的肖特基接触部分。其结果就是：能够改善半导体元件的反向浪涌耐量。

另外，根据本发明的半导体元件，由于半导体基板由碳化硅构成，并且还形成有与第二部位的一部分电气连接，并且与第一部位的侧面以及与其相连的底面相接触的第三部位，并且将该第三部位为第一导电型或第二导电型，且掺杂物浓度大于零，且范围在1×10¹⁴cm^-3以下，通过这样，就能够使肖特基接触的部分的半导体基板的电阻值比形成有第三部位的部分的半导体基板的电阻值更小。从而，就能够使浪涌电流切实地流向电阻值更小的肖特基接触部分。其结果就是：能够改善半导体元件的反向浪涌耐量。

简单附图说明

图1是作为本发明所涉及的半导体元件的一例的肖特基势垒二极管的第一实施方式以其变形例中主要部分的截面放大图。

图2是本发明所涉及的肖特基势垒二极管的第二实施方式及其变形例中主要部分的截面放大图。

图3是在对以往的JBS(Junction Barrier Schottky(结势垒肖特基))二极管进行PRSM(额定浪涌反向功率)测试后，基板的周缘区域上电流的流向分布图。

图4是在对以往的JBS二极管进行PRSM测试后，基板的周缘区域上的温度上升分布图。

图5是在对本发明的JBS二极管进行PRSM测试后，基板的周缘区域上电流的流向分布图。

图6是在对本发明的JBS二极管进行PRSM测试后，基板的周缘区域上的温度上升分布图。

图7是以往的肖特基势垒二极管的周缘区域的主要部分的截面放大图。

图8是本发明涉及的肖特基势垒二极管的另一个实施方式中的周缘区域的主要部分的截面放大图。

图9是本发明涉及的肖特基势垒二极管的另一个实施方式中的周缘区域的主要部分的截面放大图。

图10是本发明涉及的肖特基势垒二极管的另一个实施方式中的周缘区域的主要部分的截面放大图。

图11是本发明涉及的肖特基势垒二极管的另一个实施方式中的周缘区域的主要部分的截面放大图。

图12是本发明涉及的肖特基势垒二极管的另一个实施方式中的周缘区域的主要部分的截面放大图。

图13是本发明涉及的肖特基势垒二极管的另一个实施方式中的周缘区域的主要部分的截面放大图。

具体实施方式

以下，将参照附图对本发明的一种实施方式的具体例子进行说明，另外，本发明并不仅限于以下各实施例。

另外，在使用以下附图的说明中，由于附图仅为模式化图形，因此应当留意其中的各个尺寸的比例等于显示中存在差异，而且，附图中为了便于理解，适宜地省略了说明所必要以外的图示。再有，为了便于对后述说明的理解，在附图中将二极管的截面厚度方向定位Z轴方向，并将与Z轴方向垂直相交的平面方向定位X轴方向以及Y轴方向。

首先，将对作为本实施方式中说明的半导体元件的一例列举的肖特基势垒二极管的整体构造的概要进行说明。肖特基势垒二极管例如在由n-型半导体构成的半导体基板的一主面上，形成有金属层(势垒金属)。该金属层相对于半导体基板形成肖特基接触。在半导体基板的周缘区域的一主面一侧上具有保护环从而将该金属层的周缘部环状包围。

以下，将参照附图对具备作为本发明特征的保护环的内部构造的半导体元件进行详细说明。

以下将进行说明的作为本发明的半导体元件的一例列举的肖特基势垒二极管为：列举在上述肖特基势垒二极管的整体构造中，含有保护环(p型RESURF(降低表面电场)层)的肖特基势垒二极管的周缘区域中的一个构成例来进行说明。因此，比这些周缘区域更加中心一侧的构成并没有被特别限定。

在下述中，本征部位是指：完全不含有掺杂物(Dopant)，或掺杂物的浓度比p-型半导体和n-型半导体低一位数以上的半导体区域。作为本征部位，已p--型半导体、n--型半导体、i型半导体(本征半导体)为示例。这些本征部位的具体的掺杂物浓度范围为0～1×10¹⁵cm^-3程度。另一方面，p-型半导体、n-型半导体的掺杂物浓度范围在1×10¹⁶cm^-3以上。通过这样的掺杂物浓度上的差异，本征部位(p--型半导体、n--型半导体、i型半导体)的电阻值就会比p-型半导体与n-型半导体高出十倍以上。

(1)肖特基接触部的第一实施方式

图1(a)是作为本发明所涉及的半导体元件的一例的肖特基势垒二极管的周缘区域中沿第一实施方式所示的Z轴方向的主要部分截面图。

本实施方式所涉及的肖特基势垒二极管(半导体元件)10至少包括：半导体基板11，为n型(第一导电型)；p型半导体部位(第一部位)14，形成在该半导体基板11的一主面11a一侧的一部分上，并且为与n型相反的p型(第二导电型)；金属部位(第二部位)12，为导电性，形成在半导体基板11的一主面11a一侧上，从而与p型半导体部位14的一部分电气连接；以及高电阻部位(第三部位)16，与p型半导体部位14的侧面以及与其相连的底面相接触，从而与p型半导体部位14的一部分电气连接，同时，被形成为与半导体基板11的一主面11a一侧上的金属部位12的底面的一部分电气连接。其中，高电阻部位16被形成为与p型半导体部位14中除半导体基板11的一主面11a一侧以外的两侧面和与其相连的底面相接触。

p型半导体部位14由掺杂物浓度相互不同的p+型半导体部(第一浓度部)14a和p-型半导体部(第二浓度部)14b构成。p+型半导体部14a在半导体基板11的一主面11a一侧的一部分上与金属部位12相接触。p-型半导体部14b与p+型半导体部14a的两侧面相接触，还与与该两侧面相连的底面相接触。另外，p+型半导体部14a中在半导体基板11的一主面11a一侧的一部分与金属部位12相接触。

在p-型半导体部14b的一部分上形成有从半导体基板11的一主面11a扩展至规定深度的凹状部14b1。并且p+型半导体部14a被形成为将该凹状部14b1填满。p+型半导体部14a的一方的侧面14a1与p-型半导体部14b的凹状部14b1的一方的侧面14b2相接触。另外，p+型半导体部14a的另一方的侧面14a2与p-型半导体部14b的凹状部14b1的另一方的侧面14b3相接触。再有，p+型半导体部14a的底面14a3与p-型半导体部14b的凹状部14b1的底面14b4相接触。

这里，p+型半导体部14a与p-型半导体部14b相接触的侧面14a1以及侧面14b2在本说明书中是按照图示般在垂直方向上延伸的情况进行说明的。但是，侧面并不仅限于在垂直方向上延伸的情况，只要至少是在两侧上p+型半导体部14a与p-型半导体部14b相接触的面即可，例如，也可以是倾斜面或弯曲面。此情况下，底面只要为这些倾斜面或弯曲面的底部附近的区域即可。

另外，这样的p+型半导体部14a和p-型半导体部14b一般是通过从半导体基板11的一主面11a一侧导入掺杂物来形成的。因此，这些p-型半导体部14b的凹状部14b1与p+型半导体部14a之间并不一定形成有明确的界面。在图1(a)的截面图中虽然p+型半导体部14a与p-型半导体部14b之间的界面用实线进行了标示，但该实线仅是为了明确各部位的构成而简单绘制的。因此，实际上掺杂物浓度相互不同的区域在没有明确的界面的情况下扩展。这样的掺杂物浓度相互不同的区域的实际状态在后述变形例、或实施方式中也同样如此，虽然在附图中标记有类似区分各部位的线，但实际上并不一定存在有明确的界面。

高电阻部位16被形成为与p-型半导体部14b中除半导体基板11的一主面11a一侧以外的两侧面14b5、14b6、以及与其相连的底面14b7相接触。另外，高电阻部位16中半导体基板11的一主面11a一侧的一部分还与金属部位12的底面12a的一部分相接触。p型半导体部14被形成为：其底面位于从半导体基板11的一主面11a延伸的规定的深度位置上。并且，高电阻部位16还被形成为：其底面位于在半导体基板11的厚度方向(Z轴方向)上比p型半导体部14的底面更深的位置上。

在本实施方式中，高电阻部位16是由：被形成为掺杂物浓度比构成p-型半导体部14b的p-型半导体更低的，并且作为本征部位的一例的p--型半导体构成的。高电阻部位16的掺杂物浓度范围在1×10¹⁵cm^-3以下。另一方面，与高电阻部位16相邻接的p+型半导体部14a和p-型半导体部14b的掺杂物浓度范围在1×10¹⁶cm^-3以上。通过这样的掺杂物浓度上的差异，就会使高电阻部位16的电阻值比p+型半导体部14a和p-型半导体部14b的电阻值例如高出十倍以上。

通过这样的构成，就能够使相对于金属部位12形成肖特基接触的部分中的半导体基板11的电阻值，比形成有高电阻部位(第三部位)16的部分中的半导体基板11的电阻值更小。

半导体基板11能够使用SiC(碳化硅)基板或Si(硅)基板。特别是，使用SiC基板构成的肖特基势垒二极管，相比使用Si基板构成的肖特基势垒二极管，由于反向恢复时间极短可以进行高速开关切换，另外，由于反向恢复时间短，因此能够降低开关损耗。再有，相对于使用Si基板构成的肖特基势垒二极管的反向恢复时间会随着温度的上升变长，使用SiC基板构成的肖特基势垒二极管的反向恢复时间则不会受制于温度且几乎是固定的，因此即便是在高温运作时也不会增加开关损耗。因此，半导体基板11在使用SiC基板的情况下相比使用Si基板更加有作用。

再有，在本实施方式中，虽然是以作为n型半导体的半导体基板11与金属部位12形成肖特基接触的情况进行说明的，但是，其构成也可以是：在半导体基板11的一主面11a一侧上，例如使含有低浓度掺杂物的n-型半导体通过外延生长(Epitaxial growth)等方式层积，并且使该n-型半导体与金属部位12形成肖特基接触。

作为构成金属部位12的材料，例如，由被普遍知晓的有：Al(铝)、Mo(钼)、Ti(钛)等，这些金属单体，或是由含有这些金属中的至少一种的合金形成。

根据图1所示的肖特基势垒二极管10，通过将构成p型半导体部14的p-型半导体部14b的两侧面以及与其相连的底面，利用电阻值比p-型半导体部14b更高的高电阻部位16进行覆盖，从而就能够使金属部位12与半导体基板11形成肖特基接触的部分上的电阻值，比金属部位12与p型半导体部14相接触的部分上的电阻值更小。

在以往的肖特基势垒二极管中，一旦耗尽层从半导体基板与金属层之间的肖特基接触部完全扩散，则会无法缓和电场向肖特基势垒二极管周缘区域上集中，从而导致反向浪涌耐量降低。

不过，根据具有上述构成的本发明的肖特基势垒二极管10，通过利用高电阻部位16将p型半导体部14中除半导体基板11的一主面11a一侧以外的两侧面以及与其相连的底面覆盖，就能够使金属部位12与半导体基板11形成肖特基接触的部分上的电阻值，比金属部位12与p型半导体部14相接触的部分上的电阻值、以及金属部位12与高电阻部位16相接触的部分上的电阻值更小，从而，浪涌电流就会朝电阻值更小的肖特基接触部流通。其结果就是：如将这种本发明的肖特基势垒二极管10适用于例如开关电源时，即便是在紧急情况下因紧急停止运作等操作产生过大的反向电压，也能够防止肖特基势垒二极管10性能下降。

(2)肖特基接触部的第一实施方式的变形例

图1(b)～(e)中所示的是上述第一实施方式的肖特基势垒二极管的变形例。图1(a)中与第一实施方式同样的构成使用同一编号进行标示，并省略了其说明。

在图1(b)所示的肖特基势垒二极管10中，金属部位12的底面的一部分与p+型半导体部14a中半导体基板11的一主面11a一侧的一部分相接触。并且，其构成为：p-型半导体部14b从半导体基板11的周缘一侧的侧面的下部开始直至覆盖p+型半导体部14a的底面的一部分为止，不与金属部位12接触。而且，高电阻部位16则分别覆盖：p+型半导体部14a的一方的侧面以及与其相连的底面的一部分、p-型半导体部14b的一方的侧面以及与其相连的底面整体以及另一方的侧面整体。在这种构成的情况下，p-型半导体部14b的体积变得比图1(a)中所示构成更小。通过这样，在形成p-型半导体部14b时就能够使因导入掺杂物所受到的损伤(Damage)范围变窄，从而减少结晶结构崩塌等情况的发生。

在图1(c)所示的肖特基势垒二极管10中，金属部位12的底面的一部分与p+型半导体部14a中半导体基板11的一主面11a一侧的一部分相接触。并且，p-型半导体部14b被形成为：在半导体基板11的一主面11a一侧上与p+型半导体部14a的侧面的一部分相接触。p-型半导体部14b被形成在比p+型半导体部14a更靠近半导体11的周缘部一侧，并且不与金属部位12以及p+型半导体部14a的底面相接触。另外，p-型半导体部14b还被形成为比p+型半导体部14a更薄。高电阻部位16则分别覆盖：p+型半导体部14a的一方的侧面以及与其相连的底面整体以及与其相连的另一方的侧面的一部分、p-型半导体部14b的底面整体以及另一方的侧面整体。在这种构成的情况下，p-型半导体部14b的厚度变得比p+型半导体部14a更薄。通过这样，在形成p-型半导体部14b时就能够使因导入掺杂物所受损伤在深度方向上的范围变窄，从而减少结晶结构崩塌等情况的发生。

在图1(d)所示的肖特基势垒二极管10中，金属部位12的底面的一部分与p+型半导体部14a中半导体基板11的一主面11a一侧的一部分相接触。并且，p-型半导体部14b被形成为：在半导体基板11的一主面11a一侧上与p+型半导体部14a的侧面的一部分相接触。p-型半导体部14b被形成在比p+型半导体部14a更靠近半导体11的周缘部一侧，并且不与金属部位12以及p+型半导体部14a的底面相接触。另外，p-型半导体部14b还被形成为比p+型半导体部14a更厚。高电阻部位16则分别覆盖：p+型半导体部14a的一方的侧面以及与其相连的底面整体、p-型半导体部14b的一方的侧面的一部分以及与其相连的底面整体以及另一方的侧面整体。在这种构成的情况下，p-型半导体部14b的厚度变得比p+型半导体部14a更厚。通过这样，由于使半导体基板11的一主面11a一侧平坦化，因此即便是在进行了将半导体基板11的一主面11a一侧的厚度削减等的工序后，也能够保持p-型半导体部14b的厚度比p+型半导体部14a的厚度更厚，从而防止p-型半导体部14b被不必要地薄化后导致漏电流增大。另外，在p-型半导体部14b的厚度比p+型半导体部14a的厚度更厚的情况下，还能够进一步降低半导体基板11的周缘区域上的漏电流。

在图1(e)所示的肖特基势垒二极管10中，半导体基板11由SiC基板构成。并且，p型半导体部14被形成在半导体基板11的一主面11a一侧的一部分上。金属部位12的底面的一部分与p+型半导体部14a中半导体基板11的一主面11a一侧的一部分相接触。该p型半导体部14被形成为不与半导体基板11的周缘接触。并且，p型半导体部14中除半导体基板11的一主面11a一侧以外的两侧面以及与其相连的底面整体均被高电阻部位16所覆盖。高电阻部位16的掺杂物浓度大于零，并且其范围在1×10¹⁴cm^-3以下。

在该实施方式中，p型半导体部14在不分为p-型半导体和p+型半导体的情况下由一个部位所构成。该实施方式中p型半导体部14的掺杂物浓度例如只要与p-型半导体为同一浓度即可。在该实施方式中，并非将p型半导体部14分为掺杂物浓度不同的多个部位，而是通过由一个部位构成，因此能够简化制造工序。另外，由于导入掺杂物的范围也随之变小，因此能够减少结晶结构崩塌等情况的发生。

(3)肖特基接触部的第二实施方式

接下来，对第二实施方式涉及的肖特基势垒二极管进行说明。下图中与上述第一实施方式涉及的肖特基势垒二极管为同一构成要素使用同一编号进行标示，并省略其说明。

图2(a)是作为本发明所涉及的肖特基势垒二极管的周缘区域中主要部分截面图。

在上述第一实施方式中，作为高电阻部位16使用的是p--型半导体,而在以下第二实施方式涉及的肖特基势垒二极管20中，高电阻部位17使用的则是n--型半导体。

第二实施方式所涉及的肖特基势垒二极管20至少包括：半导体基板11，为n型；p型半导体部位14，形成在该半导体基板11的一主面11a一侧的一部分上，并且为与n型相反的p型；金属部位12，为导电性，形成在半导体基板11的一主面11a一侧上，从而与p型半导体部位14的一部分电气连接；以及高电阻部位17，与p型半导体部位14的侧面以及与其相连的底面相接触，从而与p型半导体部位14的一部分电气连接，同时，被形成为与半导体基板11的一主面11a一侧上的金属部位12的底面的一部分电气连接。其中，高电阻部位17被形成为与p型半导体部位14中除半导体基板11的一主面11a一侧以外的两侧面和与其相连的底面相接触。

p型半导体部位14由掺杂物浓度相互不同的p+型半导体部14a和p-型半导体部14b构成。p+型半导体部14a在半导体基板11的一主面11a一侧的一部分上与金属部位12相接触。p+型半导体部14a被形成为：与p+型半导体部14a中除半导体基板11的一主面11a一侧以外的两侧面和与其该相连的底面相接触。另外，p+型半导体部14a中在半导体基板11的一主面11a一侧的一部分与金属部位12相接触。

高电阻部位17被形成为与p-型半导体部14b中除半导体基板11的一主面11a一侧以外的两侧面和与其相连的底面相接触。另外，高电阻部位17中半导体基板11的一主面11a一侧的一部分还与金属部位12的底面的一部分相接触。p型半导体部14被形成为：其底面位于从半导体基板11的一主面11a延伸的规定的深度位置上。并且，高电阻部位17还被形成为：其底面位于在半导体基板11的厚度方向(Z轴方向)上比p型半导体部14的底面更深的位置上。

在本实施方式中，高电阻部位17是由：被形成为掺杂物浓度比构成p-型半导体部14b的p-型半导体更低的，并且作为本征部位的一例的p--型半导体构成的。高电阻部位17的掺杂物浓度范围在1×10¹⁵cm^-3以下。另一方面，与高电阻部位17相邻接的p+型半导体部14a和p-型半导体部14b的掺杂物浓度范围在1×10¹⁶cm^-3以上。通过这样的掺杂物浓度上的差异，就会使高电阻部位16的电阻值比p+型半导体部14a和p-型半导体部14b的电阻值例如高出十倍以上。

再有，在本实施方式中，虽然是以作为n型半导体的半导体基板11与金属部位12形成肖特基接触的情况进行说明的，但是，其构成也可以是：在半导体基板11的一主面11a一侧上，例如使含有低浓度掺杂物的n-型半导体通过外延生长等方式层积，并且使该n-型半导体与金属部位12形成肖特基接触。

作为构成金属部位12的材料，例如，由被普遍知晓的有：Al、Mo、Ti等，这些金属单体，或是由含有这些金属中的至少一种的合金形成。

根据图2所示的肖特基势垒二极管20，通过将构成p型半导体部14的p-型半导体部14b的两侧面以及与其相连的底面，利用电阻值比构成半导体基板11的n-型半导体更高的由p--型半导体构成的高电阻部位17进行覆盖，从而就能够使金属部位12与半导体基板11形成肖特基接触的部分上的电阻值，比金属部位12与p型半导体部14相接触的部分上的电阻值更小。从而，浪涌电流就会朝电阻值更小的肖特基接触部流通。其结果就是：能够改善肖特基势垒二极管20的反向浪涌耐量。

(4)肖特基接触部的第二实施方式的变形例

图2(b)～(e)中所示的是上述第二实施方式的肖特基势垒二极管的变形例。图2(a)中与第二实施方式同样的构成使用同一编号进行标示，并省略了其说明。

在图2(b)所示的肖特基势垒二极管20中，金属部位12的底面的一部分与p+型半导体部14a中半导体基板11的一主面11a一侧的一部分相接触。并且，其构成为：p-型半导体部14b从半导体基板11的周缘一侧的侧面的下部开始直至覆盖p+型半导体部14a的底面的一部分为止，不与金属部位12接触。而且，高电阻部位17则分别覆盖：p+型半导体部14a的一方的侧面以及与其相连的底面的一部分、p-型半导体部14b的一方的侧面以及与其相连的底面整体以及另一方的侧面整体。在这种构成的情况下，p-型半导体部14b的体积变得比图2(a)中所示构成更小。通过这样，在形成p-型半导体部14b时就能够使因导入掺杂物所受到的损伤范围变窄，从而减少结晶结构崩塌等情况的发生。

在图2(c)所示的肖特基势垒二极管20中，金属部位12的底面的一部分与p+型半导体部14a中半导体基板11的一主面11a一侧的一部分相接触。并且，p-型半导体部14b被形成为：在半导体基板11的一主面11a一侧上与p+型半导体部14a的侧面的一部分相接触。p-型半导体部14b被形成在比p+型半导体部14a更靠近半导体11的周缘部一侧，并且不与金属部位12以及p+型半导体部14a的底面相接触。另外，p-型半导体部14b还被形成为比p+型半导体部14a更薄。高电阻部位17则分别覆盖：p+型半导体部14a的一方的侧面以及与其相连的底面整体以及与其相连的另一方的侧面的一部分、p-型半导体部14b的底面整体以及另一方的侧面整体。在这种构成的情况下，p-型半导体部14b的厚度变得比p+型半导体部14a更薄。通过这样，在形成p-型半导体部14b时就能够使因导入掺杂物所受损伤在深度方向上的范围变窄，从而减少结晶结构崩塌等情况的发生。

在图2(d)所示的肖特基势垒二极管20中，金属部位12的底面的一部分与p+型半导体部14a中半导体基板11的一主面11a一侧的一部分相接触。并且，p-型半导体部14b被形成为：在半导体基板11的一主面11a一侧上与p+型半导体部14a的侧面的一部分相接触。p-型半导体部14b被形成在比p+型半导体部14a更靠近半导体11的周缘部一侧，并且不与金属部位12以及p+型半导体部14a的底面相接触。另外，p-型半导体部14b还被形成为比p+型半导体部14a更厚。高电阻部位17则分别覆盖：p+型半导体部14a的一方的侧面以及与其相连的底面整体、p-型半导体部14b的一方的侧面的一部分以及与其相连的底面整体以及另一方的侧面整体。在这种构成的情况下，p-型半导体部14b的厚度变得比p+型半导体部14a更厚。通过这样，由于使半导体基板11的一主面11a一侧平坦化，因此即便是在进行了将半导体基板11的一主面11a一侧的厚度削减等的工序后，也能够保持p-型半导体部14b的厚度比p+型半导体部14a的厚度更厚，从而防止p-型半导体部14b被不必要地薄化后导致漏电流增大。另外，在p-型半导体部14b的厚度比p+型半导体部14a的厚度更厚的情况下，还能够进一步降低半导体基板11的周缘区域上的漏电流。

在图2(e)所示的肖特基势垒二极管20中，半导体基板11由SiC基板构成。并且，p型半导体部14被形成在半导体基板11的一主面11a一侧的一部分上。金属部位12的底面的一部分与p型半导体部14中半导体基板11的一主面11a一侧的一部分相接触。该p型半导体部14被形成为不与半导体基板11的周缘接触。并且，p型半导体部14中除半导体基板11的一主面11a一侧以外的两侧面以及与其相连的底面整体均被高电阻部位17所覆盖。高电阻部位16的掺杂物浓度大于零，并且其范围在1×10¹⁴cm^-3以下。

在该实施方式中，p型半导体部14在不分为p-型半导体和p+型半导体的情况下由一个部位所构成。该实施方式中p型半导体部14的掺杂物浓度例如只要与p-型半导体为同一浓度即可。在该实施方式中，并非将p型半导体部14分为掺杂物浓度不同的多个部位，而是通过由一个部位构成，因此能够简化制造工序。另外，由于导入掺杂物的范围也随之变小，因此能够减少结晶结构崩塌等情况的发生。

(5)肖特基接触部的另一个实施方式

以下，将把作为本发明涉及的半导体元件的一例的肖特基势垒二极管的肖特基接触部的几个变形例进行示例，不过本发明并不限于这些形态。另外，与上述第一实施方式涉及的肖特基势垒二极管为同一构成要素使用同一编号进行标示，并省略了其说明。

图8所示的肖特基势垒二极管30至少包括：半导体基板11，为n型；p型半导体部位14，形成在该半导体基板11的一主面11a一侧的一部分上，并且为与n型相反的p型；金属部位12，为导电性，形成在半导体基板11的一主面11a一侧上，从而与p型半导体部位14的一部分电气连接；以及高电阻部位17，被形成为与p型半导体部位14的一部分电气连接，并且与p型半导体部位14的侧面以及与其相连的底面相接触。

另外，p型半导体部位14由掺杂物浓度相互不同的p+型半导体部14a和p-型半导体部14b构成。并且，高电阻部位17被形成为与p-型半导体部14b中除半导体基板11的一主面11a一侧以外的两侧面和与其相连的底面相接触。

而且，在本实施方式中，高电阻部位17是由：被形成为掺杂物浓度比构成p-型半导体部14b的p-型半导体更低的，并且作为本征部位的一例的p--型半导体构成的。作为这样的的本征部位的高电阻部位17的掺杂物浓度范围在1×10¹⁵cm^-3以下。另一方面，相邻接的p+型半导体部14a和p-型半导体部14b的掺杂物浓度范围在1×10¹⁶cm^-3以上。通过这样的掺杂物浓度上的差异，就会使高电阻部位17的电阻值比p+型半导体部14a和p-型半导体部14b的电阻值例如高出十倍以上。

在本实施方式中，其构成为：将多个由这些p+型半导体部14a、p-型半导体部14b、以及高电阻部位17构成的构造体朝半导体基板11的周缘一侧相互隔开着进行排列。这些构造体中仅有被形成在比周缘区域更靠近中心一侧的构造体是与金属部位12相接触的，其余被形成在周缘一侧的构造体不与金属部位12接触。另外，与和金属部位12接触的构造体相比，被形成在周缘一侧的构造体的宽度更窄。而且，高电阻部位17被形成为分别与各个构造体中的p-型半导体部14b中除半导体基板11的一主面11a一侧以外的两侧面和与其相连的底面相接触。

对于p-型半导体部14b的掺杂物浓度与耐压之间的关系，由p-型半导体部14b以及高电阻部位17构成的构造体的数量被朝半导体基板11的周缘一侧排列得越多，则在p-型半导体部14b的掺杂物浓度与耐压的关系上，耐压取值最高的掺杂物浓度的范围就扩散得越广。因此，如本实施方式般，通过将多个由p-型半导体部14b、以及高电阻部位17构成的构造体，朝半导体基板11的周缘一侧进行排列，即便是半导体基板11中所包含的掺杂物浓度在面内分布上不均匀，也能够保持高耐压。另一方面，由于一旦这样的由p-型半导体部14b、以及高电阻部位17构成的构造体地数量多了，则由于肖特基势垒二极管30的尺寸就会变大，因此最好是将其数量根据半导体基板11尺寸来定。例如，可以如本实施方式般配置有两个左右的构造体。

图9所示的肖特基势垒二极管40与图8所示的肖特基势垒二极管30在构成上有一部分是相同的。在本实施方式中，其构成是：将多个由这些p+型半导体部(第一浓度部)14a、p-型半导体部(第二浓度部)14b、以及高电阻部位17构成的构造体沿X轴方向朝半导体基板11的周缘一侧相互隔开着进行排列。这些构造体中越靠近半导体基板11的周缘区域的构造体，其在半导体基板11的厚度方向上被形成得越深。而且，高电阻部位17被形成为分别与各个构造体中的p-型半导体部(第一浓度部)14b中除半导体基板11的一主面11a一侧以外的两侧面和与其相连的底面相接触。

在本实施方式中，相比图8所示的实施方式，由于由p+型半导体部14a、p-型半导体部14b、以及高电阻部位17构成的构造体被形成为：越靠近半导体基板11的周缘区域的构造体，其在半导体基板11的厚度方向上被形成得越深，因此，例如有需要在半导体基板11中形成有该构造体的部分以外的部分上，与这些各自的构造体在相同深度上导入掺杂物的工序时，通过与该工序一同形成这些各自深度的构造体，就不会使制造工序复杂化，并且能够容易地形成这些构造体。

图13所示的肖特基势垒二极管80与图8所示的肖特基势垒二极管30在构成上有一部分是相同的。在本实施方式中，其构成是：将p型半导体部14沿X轴方向朝半导体基板11的周缘一侧相互隔开着进行排列，并且利用一个高电阻部位17将与金属部位12相接触的p+型半导体部14a、p-型半导体部14b一同覆盖。

图13所示的肖特基势垒二极管80相比图8所示的肖特基势垒二极管30，是将与金属部位12相接触的p型半导体部14以外的p型半导体部14在不分为p-型半导体部和p+型半导体部的情况下由一层构成的。通过这样，就能够简化制造工序。再有，该实施方式中p型半导体部14的掺杂物浓度例如只要与p-型半导体部相同即可。

图10所示的肖特基势垒二极管50包括：半导体基板11，为n型(第一导电型)；p型半导体部位(第一部位)14，形成在该半导体基板11的一主面11a一侧的一部分上，并且为与n型相反的p型(第二导电型)；以及金属部位12(第二部位)，为导电性，形成在半导体基板11的一主面11a一侧上，从而与p型半导体部位14的一部分电气连接。并且，高电阻部位17被形成为：与p-型半导体部14中除半导体基板11的一主面11a一侧以外的两侧面和与其相连的底面相接触。

另外，p型半导体部位14由掺杂物浓度相互不同的p+型半导体部(第一浓度部)14a和p-型半导体部(第二浓度部)14b构成。并且，高电阻部位17被形成为与由p+型半导体部(第一浓度部)14a、p-型半导体部(第二浓度部)14b构成的p型半导体部14中除半导体基板11的一主面11a一侧以外的两侧面和与其相连的底面相接触。

在本实施方式中，其构成为：将多个由这些p+型半导体部(第一浓度部)14a、p-型半导体部(第二浓度部)14b构成的构造体沿X轴线方向朝半导体基板11的周缘一侧相互隔开着进行排列。这些构造体中仅有被形成在比周缘区域更靠近中心一侧的构造体与金属部位12相接触，其余被形成在周缘一侧的构造体不与金属部位12接触。另外，与和金属部位12接触的构造体相比，被形成在周缘一侧的构造体的宽度更窄。

再有，在多个构造体上形成有共通的高电阻部位17并且与各自的构造体中的p-型半导体部(第二浓度部)14b中除半导体基板11的一主面11a一侧以外的两侧面和与其相连的底面相接触。高电阻部位17由n--型半导体构成。并且，该高电阻部位17的构成为：其厚度朝半导体基板11的周缘一侧呈圆弧形递减。

图11所示的肖特基势垒二极管60与图10所示的肖特基势垒二极管50在构成上有一部分是相同的。在该肖特基势垒二极管60中，高电阻部位17的构成为：在沿X轴线的半导体基板11的周缘区域的端部上，朝从半导体基板11的周缘一侧离开规定的距离的位置呈圆弧形逐渐膨胀，从而使其厚度递增。

在图12所示的肖特基势垒二极管70中，在从半导体基板11的一主面11a上方平视(X轴线以及Y轴线)时，将由p+型半导体部(第一浓度部)14a、p-型半导体部(第二浓度部)14b、以及高电阻部位17所构成的构造体沿半导体基板11的周缘一侧排列形成为多个岛状。

【实施例】

接下来，将把对本发明的效果进行验证后的实施例对比以往例进行展示。

在本验证中，作为反向浪涌耐量的指标，对实施了PRSM测试后的基板的周缘区域上的电流的流向和温度的上升情况进行了模拟(Simulation)。

图3、图4是在对以往的JBS构造的肖特基势垒二极管进行PRSM测试后的，基板的周缘区域上电流的流向分布图(图3)以及温度上升与时间经过(5μsec、8μsec、20μsec)的共同分布图(图4)。

在图3、图4所示的分布图中，在上部中央展示有金属层3，在其两侧展示有保护环6。该图3、图4中的肖特基势垒二极管对应图7所示的以往的肖特基势垒二极管。

根据图3、图4所示的模拟结果，即便是在测试开始后时间经过了5μsec、8μsec、11μsec，电流也没有在X轴方向以及Y轴方向的肖特基接触面上整体扩散，而是集中在了形成有保护环6的部分上(图3)。而且，由于电流没有在X轴方向以及Y轴方向的肖特基接触面上整体扩散，随着测试开始后时间经过了5μsec、8μsec、11μsec，半导体基板的保护环6附近的部分中最高温度为600～700℃。

再有，作为额定浪涌反向功率，为0.1kw至0.2kw。

图5、图6是在对作为本发明实施例的图1(a)所示的肖特基势垒二极管(半导体元件)同样进行额定浪涌反向功率(PRSM)测试后的，基板的周缘区域上电流的流向分布图(图5)以及温度上升与时间经过(5μsec、8μsec、20μsec)的共同分布图(图6)。另外，在本实施例的肖特基势垒二极管中，已考虑到形成有由覆盖p+型半导体部的侧面和底面的p--型半导体构成的高电阻部位16。在图5、图6所示的分布图中，在上部中央展示有金属层12，在其两侧展示有作为保护环的p型半导体部14。该图5、图6中的肖特基势垒二极管对应图1(a)所示的本发明的肖特基势垒二极管。

根据图6所示的结果，随着时间经过了5μsec、8μsec、11μsec，电流在形成有金属部位12的肖特基接触面上整体扩散，从而缓和了电流向p型半导体部14集中。伴随着电流在肖特基接触面上整体扩散，肖特基接触面整体的温度分布也从而被均衡化。通过这样，p型半导体部14附近的温度上升相对于图3、图4所示的以往例来说就被缓和了(图6)。半导体基板的保护环6附近的温度与图4所示的以往例相比降低了50～100℃左右。

从以上结果来看，以往例中的肖特基势垒二极管中保护环附近的温度上升会产生导致特性下降的顾虑，而本发明的肖特基势垒二极管中，由于肖特基接触面整体的温度分布被均衡化，因此能够得到没有发生特性下降的模拟结果。再有，额定浪涌反向功率也只在0.1kw至0.2kw的水平上，相对于以往例来说有了大幅改善。

符号说明

10··肖特基势垒二极管(半导体元件)、11··半导体基板、12··金属部位(第二部位)、14··p型半导体部(第一部位)、14a··p+型半导体部(第一浓度部)、14b··p-型半导体部(第二浓度部)、16··高浓度部位(第三部位：p--型半导体)、17··高浓度部位(第三部位：n--型半导体)。