半导体元件的堆叠结构的制作方法

本发明涉及一种半导体元件的堆叠结构，尤其是涉及一种半导体元件的堆叠结构中的导电柱，前述导电柱可以协助降低半导体元件因为温度变化造成材料层剥落的情形。

背景技术：

在现今的信息社会中，电子产品的设计是朝向轻、薄、短、小的趋势迈进，因此发展出诸如堆叠式半导体元件封装等有利于微型化的封装技术。

堆叠式半导体元件封装是利用垂直堆叠的方式将多个半导体元件封装于同一封装结构中，如此可提升封装密度以及减少封装体于水平方向的尺寸，且可利用立体堆叠的方式缩短半导体元件之间的信号传输的路径长度，以提升半导体元件之间信号传输的速度，并可将不同功能的半导体元件组合于同一封装体中。

通常堆叠的各层半导体元件是利用导电元件互相电连接，然而堆叠的各个半导体元件之间所使用的材料可能不同，因此造成堆叠的各个半导体元件之间的热膨胀系数不同，因此发生温度变化时，会发生各层元件变形的方向和变形的程度不同因而产生应力，而应力就会由导电元件传送至各层半导体元件，造成半导体元件上的材料层剥离或破坏的情况。

技术实现要素：

为解决上述问题，根据本发明的一优选实施例，本发明提供的一种半导体元件的堆叠结构包含一第一基板，一第一导电垫设于第一基板上，一导电柱接触第一导电垫以及至少一第一缓冲层设于导电柱内部，其中导电柱包覆第一缓冲层，第一缓冲层的弹性系数和导电柱的弹性系数不同，一第二基板，一第二导电垫设于第二基板上以及一锡球设置于第二基板和第一基板之间，其中锡球和导电柱电连结。

根据本发明的一优选实施例本发明提供的一种半导体元件的堆叠结构， 包含一第一基板，一第一导电垫设于第一基板上以及一导电柱接触第一导电垫，其中导电柱包含一截头锥形一第二基板一第二导电垫设于第二基板上以及一锡球设置于第二基板上，其中锡球和导电柱电连结。

附图说明

图1至图7为本发明的第一优选实施例所绘示的半导体元件的堆叠结构的制作方法的示意图；

图8为本发明的第四优选实施例所绘示的半导体元件的堆叠结构的示意图；

图9和图10为本发明的第二优选实施例所绘示的半导体元件的堆叠结构的制作方法的示意图；

图11和图12为本发明的第五优选实施例所绘示的半导体元件的堆叠结构的制作方法的示意图；

图13为本发明的第七优选实施例所绘示的半导体元件的堆叠结构的示意图；

图14为本发明的第八优选实施例所绘示的半导体元件的堆叠结构的示意图。

符号说明

10 第一基板 12 金属内连线

14/44/114 缓冲层 16 导电垫

18/48 保护层 20/24/30/50/58/68 开口

26 导电块 22/28/56/66 光致抗蚀剂层

32 凹槽 34 导电盖

36 导电柱 38/52 锡膏

40 第二基板 42 电路

46 第二导电垫 54 锡球

62 侧壁 64 上表面

100/200/300/400 半导体元件的堆 361 第一部分

叠结构

362 第二部分 363 梯形

365 第一底部 367 第二底部

500 半导体元件的堆

叠结构

具体实施方式

图1至图7为根据本发明的第一优选实施例所绘示的半导体元件的堆叠结构的制作方法。如图1所示，首先提供一第一基板10，第一基板10可以为芯片、中介层、电路板或载板，在第一基板10上设置有电路，举例而言第一基板10可以为完成后段制作工艺具有金属内连线12的基板，之后在金属内连线12上选择性地形成一缓冲层14，缓冲层14的形成方式可以例如为全面形成一缓冲材料层(图未示)，然后再图案化缓冲材料层为缓冲层14，接着形成一导电层(图未示)顺应地覆盖缓冲层14，接续再图案化导电层为一第一导电垫16与金属内连线12相电连接，再形成一保护层18覆盖第一导电垫16，保护层18具有一开口20使得第一导电垫16由开口20曝露出来。

如图2所示，在保护层18上形成一防焊层(solder mask)，例如光致抗蚀剂层22，光致抗蚀剂层22具有一开口24曝露出第一导电垫16和部分的保护层18，接着选择性在第一导电垫16上形成一底层凸块金属化层(under bump metallization,UBM)(图未示)以及一晶种层(图未示)，之后以电镀的方式形成一导电块26于光致抗蚀剂层22的开口24中和保护层18的开口20中，可以通过调整光致抗蚀剂层22的开口24的形状来控制导电块26的形状，例如开口24为立方体或截头锥形，则在保护层18之上的导电块26就会相对应地形成立方体或截头锥形，之后，移除光致抗蚀剂层22。

如图3所示，形成一光致抗蚀剂层28，光致抗蚀剂层28具有一开口30曝露出部分的导电块26，接着利用湿式蚀刻移除部分的导电块26以在导电块26中形成一凹槽32，但湿式蚀刻移除导电块26的程度在使第一导电垫16曝露出来之前就需停止，此时凹槽32的底部依然由导电块26构成。如图4所示，在凹槽32中填入至少一缓冲层114，之后再以电镀方式形成一导电盖34完全覆盖缓冲层114，导电盖34和导电块26共同构成一个中空的导电柱36将缓冲层114包覆在其中。移除光致抗蚀剂层28后，如图5所示，在导电柱36上选择性形成一镍层(图未示)，再形成一锡膏38于镍层上，锡膏38用来在后续的回焊(reflow)制作工艺中形成锡球。

如图6所示，提供一第二基板40，在第二基板40可以为芯片、中介层、电路板或载板，在第二基板上设置有电路42，举例而言第二基板40可以为一载板，之后在电路42上选择性地形成一缓冲层44，缓冲层44的形成方式可以例如为全面形成一缓冲材料层(图未示)，然后再图案化缓冲材料层为缓冲层44，接着形成一导电层(图未示)顺应地覆盖缓冲层44，接续再图案化导电层为一第二导电垫46与金属内连线42相电连接，再形成一保护层48覆盖第二导电垫46，保护层48具有一开口50使得第二导电垫46由开口50曝露出来，最后在第二导电垫46上形成一锡膏52。第二基板40上的第二导电垫46和缓冲层44的制作和在第一基板10上的导电柱36、缓冲层14/114、第一导电垫16的制作为独立进行，也就是说在第一基板10上制作元件的时点和在第二基板40上制作元件的时点互不影响，只要在回焊制作工艺之前将第一基板10上的锡膏38和第二基板40上的锡膏52完成即可。

如图7所示，进行回焊制作工艺，将第一基板10和第二基板40上的锡膏38/52接触并且回焊后形成一锡球54，至此，本发明的一半导体元件的堆叠结构100业已完成。

图1、图4至图6、图9和图10为根据本发明的第二优选实施例所绘示的半导体元件的堆叠结构的制作方法，第二优选实施例中的制作方法，同样可以形成如图7中所示的半导体元件的堆叠结构。如图1所示，提供一第一基板10，在第一基板10上选择性地形成缓冲层14，之后形成第一导电垫16、保护层18和开口20，其制作过程已在前文叙述，在此不再赘述。如图9所示，形成一防焊层，例如光致抗蚀剂层56，光致抗蚀剂层56具有一开口58曝露出第一导电垫16和部分的保护层18，之后以电镀的方式形成一底层凸块金属化层(UBM)(图未示)、一晶种层(图未示)以及一导电块26于光致抗蚀剂层56的开口58中和保护层18的开口20中。如图10所示，在开口58中填入缓冲层114，使得缓冲层114形成在导电块26上，缓冲层114的形成方式可以为全面形成一缓冲材料层(图未示)覆盖光致抗蚀剂层56和导电块26，之后图案化缓冲材料层为缓冲层114，此外在图案化缓冲材料层时，也可以形成多个小块的缓冲层(图未示)在导电块26上。接着移除光致抗蚀剂层56，然后利用电镀方式形成一导电盖(图未示)于缓冲层114上，详细来说导电盖覆盖缓冲层114的侧壁62和上表面64，并且导电盖成ㄇ字形由侧壁62延伸到导电块26，此时即形成如图4中所示的导电柱36，并且中空的导电柱36 将缓冲层114完全包覆其中。接着如图5所示，在导电柱36上选择性形成一镍层(图未示)，再形成一锡膏38于镍层上，锡膏38用来在后续的回焊(reflow)制作工艺中形成锡球。如图6所示，提供一第二基板40，如同前文所述在其上形成第二导电垫46、缓冲层44、保护层48和锡膏52。最后如图7所示，进行回焊制作工艺，将第一基板10和第二基板40上的锡膏38/52接触并且回焊后形成一锡球54，至此完成半导体元件的堆叠结构100。

图7绘示的是根据本发明的第三优选实施例所绘示的半导体元件的堆叠结构。请参阅图7，一半导体元件的堆叠结构100包含一第一基板10，第一基板10可以为芯片、中介层、电路板或载板，在第一基板10上设置有电路，举例而言第一基板10可以为完成后段制作工艺具有金属内连线12的基板，一第一导电垫16设于第一基板10上，第一导电垫16电连接金属内连线12，一缓冲14层选择性地设置第一基板10上，并且位于第一导电垫16和金属内连线12之间，也就是说金属内连线12和第一导电垫16共同将缓冲层14完全包覆，根据不同的需求，在金属内连线12和第一导电垫16之间也可以不设置缓冲层14。缓冲层14的弹性系数和第一导电垫16的弹性系数不同，优选地缓冲层14的弹性系数大于第一导电垫16的弹性系数，此外缓冲层14也可视情况需要调整其数量，也就是说缓冲层14可以为多个彼此不相接触的方式分布于金属内连线12表面，并且其形状不限定，举例而言，缓冲层14的截面可以为圆形、矩形和梯形等。一保护层18覆盖第一导电垫16，保护层18具有一开口20使得第一导电垫18由开口20曝露出来，保护层18包含氧化硅、氮化硅等绝缘材料。一导电柱36接触并电连接第一导电垫16，导电柱36分为第一部分361和第二部分362，第一部分361位于保护层18的开口20中，第二部分362位于保护层18的开口20之外，在图7中以虚线将导电柱36的第一部分361和第二部分362划分开来，以协助清楚分辨第一部分361和第二部分362的位置。一缓冲层114设于导电柱36内部，其中导电柱36完全包覆缓冲层114，此外缓冲层114的弹性系数和导电柱36的弹性系数不同，优选地缓冲层114的弹性系数大于导电柱36的弹性系数，导电柱36可以为一立方体或是其它的形状，导电柱36的材料包含铜或是其它的金属或合金，根据本发明的优选实施例，导电柱36优选只用铜制成。

请继续参阅图7，半导体元件的堆叠结构100还包含一第二基板40，第 二基板40可以为芯片、中介层、电路板或载板，在第二基板40上设置有电路42，一第二导电垫46设于第二基板40上，第二导电垫46电连接电路42，一缓冲层44选择性地设置在第二基板40上，详细来说缓冲层44位于第二导电垫46和电路42之间，也就是说电路42和第二导电垫46共同将缓冲层44完全包覆，缓冲层44的弹性系数和第二导电垫46的弹性系数不同，此外缓冲层44也可视情况需要调整其数量，也就是说缓冲层44可以为多个彼此不相接触的方式分布于金属内连线42表面，并且其形状不限定，举例而言，缓冲层44的截面可以为圆形、矩形和梯形等。一锡球54设置于第一基板10和第二基板40之间，其中锡球54和导电柱36电连结，详细来说锡球54位于导电柱36和第二导电垫46之间，在导电柱36和锡球54之间可以选择性地设置有一镍层(图未示)。此外，锡球54中不含有任何缓冲层或是其它异于锡球54本身的材料，由于锡球本身在高温为液体状，在常温则为比较软的材质且容易潜变，相较其他导电材料更容易通过变形来吸收应力，因此在本发明中，锡球不需加缓冲层，然而于其它的情况下，在锡球内也是可以加缓冲层。根据本发明的优选实施例，缓冲层14/44/114可以为高分子聚合物，例如聚酰亚胺(polyimide)、苯并环丁烯(benzocyclobuten)或聚苯并恶唑(polybenzoxazole)、塑胶或橡胶等，缓冲层14/44/114也可以为导电材料形成的块状结构或导电材料形成的多孔、蜂巢状或网状结构。此外，锡球54的材料为锡混合银和铜，并且视情况可以选择性地加入铅。此外，锡球54中不含有任何缓冲层或是其它相异于锡球54的材料。值得注意的是：导电柱36的第二部分362具有一截面，截面包含如图7所示的矩形，也就是说导电柱36为一立方体，或者如图14所示的导电柱36，其第二部分362的截面可包含一梯形363，在图14中以虚线将导电柱36的第一部分361和第二部分362划分开来，以协助清楚分辨第一部分361和第二部分362的位置。梯形363优选为一等腰梯形，也就是说导电柱36为一截头锥形，梯形363包含一第一底部365和一第二底部367，第二底部367较第一底部365接近锡球54，第一底部365可以大于第二底部367，也可以如图13中所示的第一底部365小于第二底部367。请再度参阅图7，缓冲层14/44/114也可视情况需要调整其数量，也就是说缓冲层14/44/114可以为多个，并且其形状不限定，举例而言，缓冲层14/44/114的截面可以为圆形、矩形和梯形等，但优选地缓冲层114和导电柱36的形状相同。

图8绘示的是根据本发明的第四优选实施例所绘示的半导体元件的堆叠结构，其中具有相同功能的元件将使用相同符号。图8中的半导体元件的堆叠结构和图7中的半导体元件的堆叠结构的差异在于：在图8中的半导体元件的堆叠结构200，其导电柱36中设置有多个缓冲层114，并且各个缓冲层114之间互不接触，此外在图8中第一导电垫16和金属内连线12之间没有缓冲层，第二导电垫46和电路42之间也没有缓冲层。图7和图8中的半导体元件的堆叠结构100/200其最主要的特点在于导电柱36中一定设有缓冲层114，再搭配选择性设置在第一导电垫14和第二导电垫42下的缓冲层14/42，利用缓冲层14/42/114吸收第一基板10和第二基板40在温度改变时造成的变形拉扯所产生的应力，如此可以有效降低第一基板10和第二基板40上的材料层剥落的现象。

图11和图12为根据本发明的第五优选实施例所绘示的半导体元件的堆叠结构的制作方法，其中具有相同功能的元件将使用相同符号。如图11所示，提供一第一基板10，在第一基板10上形成第一导电垫16、保护层18和开口20，第一导电垫16、保护层18和开口20的制作过程大致和图1中的步骤相同在此不再赘述。接着在保护层18上形成一光致抗蚀剂层66，光致抗蚀剂层66具有一开口68曝露出第一导电垫16和部分的保护层18，开口68为一梯形，接着选择性在第一导电垫16上形成一晶种层(图未示)，之后以电镀的方式形成一导电柱36于光致抗蚀剂层66的开口68和保护层18的开口20中，之后移除光致抗蚀剂66，然后在导电柱68上形成一锡膏(图未示)。请继续参阅图11，在第五优选实施例中，另外提供一第二基板40，第二基板40上设有第二导电垫46、保护层48和锡膏52，其制作方式如同前文图6所述，但相异之处在于图11中的第二导电垫46和电路42之间没有缓冲层。如图12所示，进行回焊制作工艺，将第一基板10和第二基板上40的锡膏接触并且回焊后形成一锡球54，至此，本发明的一半导体元件的堆叠结构300业已完成。

图12绘示的是根据本发明的第六优选实施例所绘示的半导体元件的堆叠结构，图13绘示的是根据本发明的第七优选实施例所绘示的半导体元件的堆叠结构，其中具有相同功能的元件将使用相同符号。图12中的半导体元件的堆叠结构300和图7中的半导体元件的堆叠结构100的差异在于：图12的导电柱36中、第一基板10和第二基板40上都没有设置缓冲层。除此 之外，图12中的导电柱36分为第一部分361和第二部分362，在保护层18的开口20外的第二部分362为截头锥形，其中第二部分362具有一截面，截面包含一梯形363，梯形优选为一等腰梯形，梯形363包含一第一底部365和一第二底部367，第二底部367较第一底部365接近锡球54，第一底部365可以大于第二底部367，也可以如图13中所示的半导体元件的堆叠结构400，其第一底部365小于第二底部367，其余元件的材料和位置都和图7中的半导体元件的堆叠结构100大致相同，在此不再赘述。在图12和图13中的半导体元件的堆叠结构特别利用导电柱的截头锥形的特性，分散第一基板和第二基板在温度改变时造成的变形拉扯所产生的应力，如此可以有效降低第一基板和第二基板上的材料层剥落的现象。

图14绘示的是根据本发明的第八优选实施例所绘示的半导体元件的堆叠结构，其中具有相同功能的元件将使用相同符号。图14中的半导体元件的堆叠结构500和图12中的半导体元件的堆叠结构300的差异在于：图14中的导电柱36内设有缓冲层114，第一导电垫16和金属内连线12间设有缓冲层14以及第二导电垫46和电路42间都设有缓冲层44。在图14中的半导体元件的堆叠结构500不但利用导电柱36的截头锥形的特性，分散第一基板10和第二基板40在温度改变时造成的变形拉扯所产生的应力，还加上以缓冲层14/44/114吸收温度改变时生成的应力，如此可以更有效降低第一基板10和第二基板40上的材料层剥落的现象。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。