混合二极管及其制作方法与流程

本发明涉及半导体芯片制作工艺技术领域，具体涉及一种混合二极管及其制作方法。

背景技术：

功率二极管是电路系统的关键部件，广泛适用于高频逆变器、数码产品、发电机、电视机等民用产品和卫星接收装置、导弹及飞机等各种先进武器控制系统和仪器仪表设备的军用场合。功率二极管正向着两个重要方向拓展：(1)向几千乃至上万安培发展，可应用于高温电弧风洞、电阻焊机等场合；(2)反向恢复时间越来越短，呈现向超快、超软、超耐用方向发展，使自身不仅用于整流场合，在各种开关电路中有着不同作用。为了满足低功耗、高频、高温、小型化等应用要求对其的耐压、导通电阻、开启压降、反向恢复特性、高温特性等越来越高。

通常应用的有肖特基二极管、PIN二极管。它们相互比较各有特点:肖特基整流管具有较低的通态压降，较大的漏电流，反向恢复时间几乎为零。而PIN快恢复整流管具有较快的反向恢复时间，但其通态压降很高。为了满足快速开关器件应用配套需要，将肖特基整流管和PIN整流管的优点集于一体，研制出混合二极管，它不仅具有较高的反向阻断电压，而且其通态压降很低，反向恢复时间很短，反向恢复峰值电流很小，具有软的反向恢复特性。但是现有的混合二极管的抗击穿能力、通态压降和漏电流仍然限制了其应用场合。

技术实现要素：

本发明的目的在于，提供一种混合二极管及其制作方法，所涉及的混合二极管较现有的混合二极管的抗击穿能力更强，通态压降 更低，漏电流更小。

为此目的，一方面，本发明提出一种混合二极管，包括：

衬底、位于所述衬底上的N型外延层和位于所述N型外延层上的金属层；其中，

所述N型外延层包括至少两个沟槽，每个沟槽的侧壁设置有氧化硅层，每个沟槽内填充有P型多晶硅，每个沟槽的底部通过所述N型外延层和所述衬底接触，

所述金属层和所述沟槽中的P型多晶硅接触。

另一方面，本发明提出一种混合二极管的制作方法，包括：

在衬底表面形成N型外延层；

使用光刻胶作为掩膜，对所述N型外延层的至少两个区域进行干法刻蚀，从而在所述N型外延层内形成至少两个沟槽；

在每个沟槽侧壁上形成氧化硅层；

在每个沟槽内形成P型多晶硅；

在所述N型外延层的表面形成金属层，并且所述金属层和所述沟槽中的P型多晶硅接触。

本发明实施例所述的混合二极管及其制作方法，所涉及的混合二极管，在该混合二极管上加载反向偏置电压时，在该混合二极管的氧化硅层与N型外延层接触的界面上，以及该混合二极管的底部会形成圆弧形的耗尽层，并且随着该混合二极管上加载的反向偏置电压的提高，圆弧形的耗尽层会逐渐增大，从而相邻位置的耗尽层能够连接起来，而耗尽层的电阻较大，从而能够使该混合二极管的肖特基势垒承担的电压减小，进而使该混合二极管的肖特基势垒具有更低的电场强度，从而使该混合二极管的抗击穿能力提高；该混合二极管的N型外延层和沟槽内填充的P型多晶硅形成的PN结的通态压降较大，漏电流较小，该混合二极管的肖特基势垒结的通态压降较小，漏电流较大，因而该混合二极管相较于PIN二极管具有 较小的通态压降，相较于肖特基二极管具有较大的漏电流。

附图说明

图1为本发明混合二极管一实施例的剖面示意图；

图2为本发明混合二极管的制作方法一实施例的流程示意图；

图3～图8为一实施例中混合二极管在制作过程中的剖面示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本实施例公开一种混合二极管，包括：

衬底1、位于所述衬底1上的N型外延层2和位于所述N型外延层2上的金属层7；其中，

所述N型外延层2包括至少两个沟槽3，每个沟槽3的侧壁设置有氧化硅层4，每个沟槽3内填充有P型多晶硅50，每个沟槽3的底部通过所述N型外延层2和所述衬底1接触，

所述金属层7和所述沟槽3中的P型多晶硅50接触。

本发明实施例中，各个沟槽的宽度和间距可以相同，也可以不同。

本发明实施例所述的混合二极管，在该混合二极管上加载反向偏置电压时，在该混合二极管的氧化硅层与N型外延层接触的界面上，以及该混合二极管的底部会形成圆弧形的耗尽层，并且随着该混合二极管上加载的反向偏置电压的提高，圆弧形的耗尽层会逐渐增大，从而相邻位置的耗尽层能够连接起来，而耗尽层的电阻较大， 从而能够使该混合二极管的肖特基势垒的界面电压减小，进而使该混合二极管的肖特基势垒具有更低的电场强度，从而使该混合二极管的抗击穿能力提高；该混合二极管的N型外延层和沟槽内填充的P型多晶硅形成的PN结的通态压降较大，漏电流较小，该混合二极管的肖特基势垒结的通态压降较小，漏电流较大，因而该混合二极管相较于PIN二极管具有较小的通态压降，相较于肖特基二极管具有较大的漏电流。

可选地，在本发明混合二极管的实施例中，所述氧化硅由所述N型外延层氧化形成。

可选地，在本发明混合二极管的实施例中，所述衬底为硅晶片，所述N型外延层为与所述衬底掺杂的离子浓度不同的硅晶片。

参看图2，本实施例还公开一种制作如前述实施例所述的混合二极管的方法，包括：

S1、在衬底表面形成N型外延层；

S2、使用光刻胶作为掩膜，对所述N型外延层的至少两个区域进行干法刻蚀，从而在所述N型外延层内形成至少两个沟槽；

S3、在每个沟槽侧壁上形成氧化硅层；

S4、在每个沟槽内形成P型多晶硅；

S5、在所述N型外延层的表面形成金属层，并且所述金属层和所述沟槽中的P型多晶硅接触。

本发明实施例所述的混合二极管的制作方法，在按照该制作方法制成的混合二极管上加载反向偏置电压时，在该混合二极管的氧化硅层与N型外延层接触的界面上，以及该混合二极管的底部会形成圆弧形的耗尽层，并且随着该混合二极管上加载的反向偏置电压的提高，圆弧形的耗尽层会逐渐增大，从而相邻位置的耗尽层能够连接起来，而耗尽层的电阻较大，从而能够使该混合二极管的肖特基势垒承担的电压减小，进而使该混合二极管的肖特基势垒具有更 低的电场强度，从而使该混合二极管的抗击穿能力提高；该混合二极管的N型外延层和沟槽内填充的P型多晶硅形成的PN结的通态压降较大，漏电流较小，该混合二极管的肖特基势垒结的通态压降较小，漏电流较大，因而该混合二极管相较于PIN二极管具有较小的通态压降，相较于肖特基二极管具有较大的漏电流。

可选地，在本发明混合二极管的制作方法的实施例中，所述在每个沟槽侧壁上形成氧化硅层，包括：

对所述N型外延层进行热氧化，在所述N型外延层的表面和所述至少两个沟槽中形成连续的氧化硅层；

进行干法刻蚀，去除所述N型外延层表面的氧化硅层和所述至少两个沟槽底部的氧化硅层。

可选地，在本发明混合二极管的制作方法的实施例中，所述在每个沟槽内形成P型多晶硅，包括：

在所述沟槽内填充多晶硅；

使用光刻胶作为掩膜，对所述多晶硅进行P型离子注入。

可选地，在本发明混合二极管的制作方法的实施例中，所述在所述沟槽内填充多晶硅，包括：

在所述N型外延层的表面和所述沟槽中设置多晶硅；

进行干法刻蚀，去除所述N型外延层表面的多晶硅。

下面对本发明混合二极管的制作方法的一实施例进行详细说明。该制作过程分为以下几个步骤：

步骤1，在硅晶片表面形成N型外延层，并使用光刻胶作为掩膜，进行干法刻蚀，在硅晶片表面形成沟槽(该步骤形成的沟槽底部和硅晶片保持有一定距离)，该步骤完成后形成的器件结构的剖面效果图如图3所示，图3中1为硅晶片，图3中2为N型外延层，图3中3为沟槽。

步骤2，对图3所示的硅晶片进行热氧化，在硅晶片表面形成氧 化硅层，该步骤完成后形成的器件结构的剖面效果图如图4所示，图4中4为氧化硅层。

步骤3，对图4所示的硅晶片进行干法刻蚀，去除硅晶片表面(包括N型外延层表面和沟槽底部)的氧化硅层，该步骤完成后在硅晶片表面只在沟槽侧壁覆盖有氧化硅层，该步骤完成后形成的器件结构的剖面效果图如图5所示。

步骤4，在图5所示的硅晶片表面填充多晶硅，该步骤完成后形成的器件结构的剖面效果图如图6所示，图6中5为多晶硅。

步骤5，对图6所示的硅晶片进行干法刻蚀，去除硅晶片表面的多晶硅，并使用光刻胶作为掩膜，进行P型离子注入，形成P型多晶硅，该步骤完成后形成的器件结构的剖面效果图如图7所示，图7中50为P型多晶硅，6为光刻胶。

步骤6，去除图7所示的硅晶片表面的光刻胶，该步骤完成后形成的器件结构的剖面效果图如图8所示。

步骤7，在图8所示的硅晶片表面制备金属层，该步骤完成后形成的器件结构的剖面效果图如图1所示，图1中7为金属层。

虽然结合附图描述了本发明的实施方式，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下做出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。