半导体装置及其形成方法与流程

本公开涉及一种半导体装置，且特别涉及一种具有毗连式接触的半导体装置及其形成方法。

背景技术：

半导体集成电路(IC)工业已经历快速成长。在集成电路的发展过程中，随着几何尺寸(亦即，利用组装工艺所制造的最小装置尺寸或线宽)的降低，功能密度(functional density，亦即，每一晶片面积中内连接的装置的数量)已普遍增加。

此一尺寸缩减的工艺所提供的优势在于能够提高生产效率并且降低相关成本。尺寸缩减也增加了集成电路的加工与制造的复杂性。为了使这些进步得以实现，在集成电路的制造的领域中亦需要相似的发展过程。

虽然现有的半导体生产工艺已普遍足以达成预期的目标，然而仍无法完全满足所有需求。举例而言，开发稳定的工艺以形成毗连式接触(butted contact)，即，将栅极电极连接至源极/漏极特征的接触结构，现已成为一项挑战。

技术实现要素：

本公开的一实施例提供一种半导体装置的形成方法，包括：形成第一栅极结构于基板上，其中第一栅极结构包括栅极介电层及栅极电极；形成源极/漏极特征于基板中且邻近第一栅极结构；形成介电层于第一栅极结构及源极/漏极特征之上；移除介电层的一部分，以形成暴露出第一栅极结构及源极/漏极特征的第一沟槽；形成第一导电特征结构于第一沟槽中；移除第一栅极结构的第一部分，以形成第二沟槽，其中第二沟槽暴露出第一栅极结构的第二部分，且其中第一部分面向第一导电特征结构；形成第二导电特征于第二沟槽中。

本公开的另一实施例提供一种半导体装置的形成方法，包括：形成栅极堆叠于基板上，其中栅极堆叠包括栅极电极、设置于栅极电极上的硬掩模以及沿着栅极电极的侧壁设置的侧壁间隔物；形成源极/漏极特征于基板中且邻近第一栅极结构；形成介电层于栅极堆叠及源极/漏极特征之上；移除介电层的一部分，以形成暴露出源极/漏极特征的第一沟槽，且栅极电极受到硬掩模及侧壁间隔物所保护；形成第一导电特征结构于第一沟槽中；移除一部分的硬掩模、侧壁间隔物及栅极电极，以形成第二沟槽，其中在第二沟槽中暴露出栅极电极的余留部分，且其中在第二沟槽中暴露出源极/漏极特征的侧壁的一部分；以及形成第二导电特征结构于第二沟槽中。

本公开的又一实施例提供一种半导体装置，包括：第一栅极结构，设置于基板上，其中第一栅极结构包括第一栅极电极及设置于第一栅极电极上的硬掩模；源极/漏极特征，设置于基板中且邻近第一栅极结构；第一侧壁间隔物，沿着第一栅极电极的第一侧壁设置；第一阻挡层，沿着第一栅极电极的第二侧壁设置，其中第一栅极电极的第二侧壁与第一栅极电极的第一侧壁位于相对的两侧，且硬掩模的第二侧壁与硬掩模的第一侧壁位于相对的两侧，其中第一阻挡层定义第一凹口；第一导电特征结构，其中第二硬掩模位于第一导电特征结构上，且第一导电特征结构设置在第一凹口中；第二阻挡层直接设置于源极/漏极特征上，且第二阻挡层定义第二凹口，其中第二阻挡层的一部分物理性地接触第一阻挡层；以及第二导电特征结构，设置在第二凹口中。

附图说明

以下将配合所附附图详述本公开的实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开的特征。

图1绘示依据本公开的一些实施例的形成一半导体装置的一例示性方法的流程图。

图2、图3、图4、图5、图6、图7、图8、图9A、图9B、图10A、图10B、图10C、图11A及图11B绘示依据本公开的一些实施例的一半导体装置的剖面示意图。

其中，附图标记说明如下：

100～方法

102、104、106、108、110、112、114、116、118、120～步骤

200～半导体装置

205～初始结构

210～基板

220～隔离特征

230、230A、230B～第一导电特征(高介电常数材料/金属栅极堆叠)

235～第一硬掩模

235A～第一部分

235B～第二部分

240、240A～侧壁间隔物

250～第二导电特征(源极/漏极特征)

250A～部分

260～第一介电层

270～第二介电层

310～第二硬掩模

320～第一开口

330、340～次群

410～第一沟槽(源极/漏极接触沟槽)

415～第一阻挡层

420～第一导电层

425、425A～第一导电特征结构

430～次沟槽

440～第一硬掩模

510～第四硬掩模

515、516～第二开口

610～第二沟槽(毗连式接触沟槽)

705～第二阻挡层

710～第二导电层

715～第二导电特征结构

730～毗连式接触

具体实施方式

以下公开许多不同的实施方法或是例子来实行本公开的不同特征，以下描述具体的元件及其排列的实施例以阐述本公开。当然这些实施例仅用以例示，且不该以此限定本公开的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本公开，不代表所讨论的不同实施例及/或结构之间有特定的关系。

此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词系为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。

图1绘示依据本公开的一些实施例的形成一半导体装置的一例示性方法100的流程图。在下文中，将配合绘示于图2中的半导体装置200的初始结构205，以及绘示于第3-11B图中的半导体装置200，详细讨论方法100。

请参照图1及图2，方法100开始于步骤102。在步骤102中，提供半导体装置200的初始结构205。初始结构205包括基板210。基板210可以是块材(bulk)硅基板。另外，基板210可包括元素半导体、例如，硅或锗的晶体结构；化合物半导体，例如，硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；或上述的组合。基板210亦可包括绝缘体上覆硅(silicon-on-insulator,SOI)基板。绝缘层上覆半导体基板可通过下列方法形成，包括氧离子植入硅晶隔离(separation by implantation of oxygen,SIMOX)、晶圆接合(wafer bonding)工艺、其他合适的方法或上述的组合。

一些例示性基板210还包括绝缘层。此绝缘层可包括任何合适的材料， 包括氧化硅、蓝宝石及/或上述的组合。例示性绝缘层可以是埋入式氧化物(buried oxide)层。可通过任何合适的方法形成绝缘层，例如注入(例如氧离子植入硅晶隔离)、氧化、沉积及/或其他合适的工艺。在一些例示性初始结构205中，绝缘层是硅绝缘体上基板的其中一个组成部分(例如，膜层)。

基板210亦可包括各种掺杂区域。掺杂区域可掺杂下列掺质，包括P型掺质，例如，硼或二氟化硼(BF2)；N型掺质例如，磷或砷；或上述的组合。掺杂区域可以直接形成在基板210上、在P型井结构中、在N型井结构中、在双井结构(dual-well structure)中或使用凸起结构(raised structure)。基板210还可包括各种主动区域，例如配置用于N型金属氧化物半导体晶体管元件的区域，以及配置用于P型金属氧化物半导体晶体管元件的区域。

基板210亦可包括隔离特征220。隔离特征220用以隔离位于基板210中的各种元件。隔离特征220包括利用不同工艺所形成的不同结构。举例而言，隔离特征220可包括浅沟隔离(STI)特征。浅沟隔离特征的形成可包括在基板210中蚀刻一沟槽，并且将绝缘材料填入此沟槽中。绝缘材料包括，例如，氧化硅、氮化硅或氮氧化硅。上述经过填充的沟槽可具有多层结构，例如，热氧化物衬层以及填充于沟槽中的氮化硅。可实施化学机械研磨(chemical mechanical polishing,CMP)工艺以回蚀刻多余的绝缘材料，并且平坦化隔离特征220的顶表面。

初始结构205亦包括多个第一导电特征230位于基板210之上。在一些实施例中，第一导电特征230可以是栅极结构，此栅极结构包括高介电常数材料/金属栅极堆叠(high-k/metal gate stacks,HK/MGs)。另外，在一些实施例中，第一导电特征230亦可包括内连线结构的一部分，例如，接触结构、金属导孔(metal via)及/或金属线。在一实施例中，第一导电特征230包括电极、电容、电阻及/或电阻的一部分。为了简化与清楚说明，在此将第一导电特征230称为高介电常数材料/金属栅极堆叠230。

高介电常数材料/金属栅极堆叠230可包括栅极介电层与金属栅极电极层。高介电常数材料/金属栅极堆叠230的栅极介电层可包括氧化镧(LaO)、氧化铝(AlO)、氧化锆(ZrO)、氧化钛(TiO)、五氧化二钽(Ta₂O₅)、三氧化二钇(Y₂O₃)、钛酸锶(SrTiO₃)、钛酸钡(BaTiO₃)、氧化锆钡(BaZrO)、氧化铪锆(HfZrO)、氧化铪镧(HfLaO)、氧化铪硅(HfSiO)、氧化镧硅(LaSiO)、氧化铝硅 (AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、钛酸钡锶((Ba,Sr)TiO₃)、三氧化二铝(Al₂O₃)、四氮化三硅(Si₃N₄)、氮氧化物(氮氧化硅)或其他合适的材料。可通过合适的方法形成栅极介电层，例如化学气相沉积(chemical vapor deposition,CVD)、原子层沉积(atomic layer deposition,ALD)、热氧化或臭氧氧化、其他合适的工艺或上述的组合。

金属栅极电极层可包括单层或多层，例如金属层、衬层、湿润层及黏着层。金属栅极可包括钛(Ti)、银(Ag)、铝(Al)、氮化钛铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、锰(Mn)、锆(Zr)、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)、铜(Cu)、钨(W)或其他合适的材料。可通过合适的方法形成金属栅极，例如原子层沉积、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积或其他合适的工艺。

在一些实施例中，先形成虚设栅极堆叠(dummy gate stacks)，接着，在实施高温热工艺之后，再利用高介电常数材料/金属栅极堆叠230取代虚设栅极堆叠。高温热工艺可包括，例如，在源极/漏极形成期间的热工艺。虚设栅极堆叠可包括虚设栅极介电层与多晶硅层，且可通过沉积工艺、图案化工艺及蚀刻工艺形成虚设栅极堆叠。

在本实施例中，第一硬掩模(hard mask,HM)235形成于每一个高介电常数材料/金属栅极堆叠230的顶部之上。第一硬掩模235可包括钛、氧化钛、氮化钛、氮化钛硅(TiSiN)、钽、氧化钽、氮化钽、氮化钽硅(TaSiN)、氮化硅、氧化硅、碳化硅、碳氮化硅(silicon carbide nitride)、锰、钴、钌、氮化钨、氮化铝、氧化铝及/或其他合适的材料。可通过沉积工艺、光刻图案化工艺及蚀刻工艺形成第一硬掩模235。

在一些实施例中，侧壁间隔物240可沿着高介电常数材料/金属栅极堆叠230的侧壁形成。侧壁间隔物240可包括介电材料，例如氮化硅。另外，侧壁间隔物240可包括碳化硅、氮氧化硅及/或其他合适的材料。可先沉积栅极侧壁间隔物层，接着各向异性(anisotropic)干式蚀刻此栅极侧壁间隔物层，以形成侧壁间隔物240。

初始结构205亦可包括第二导电特征250位于基板210之上。第二导电特征250的顶表面与第一导电特征230的顶表面可不在同一水平面上。举例而言，第二导电特征250的顶表面实质上低于第一导电特征230的顶表面。 可通过沉积、光刻及蚀刻形成第二导电特征250。

在一些实施例中，第二导电特征250为源极/漏极特征，第二导电特征250靠近高介电常数材料/金属栅极堆叠230，并且被高介电常数材料/金属栅极堆叠230彼此隔开。另外，在一些实施例中，第二导电特征250亦可包括内连线结构的一部分，例如，接触结构、金属导孔(metal via)或金属线。在一实施例中，第二导电特征250包括电极、电容、电阻及/或电阻的一部分。为了简化与清楚说明，在此将第二导电特征250称为源极/漏极特征250。

在此，其中一个源极/漏极特征250为源极特征，另一个源极/漏极特征250为漏极特征。如图所绘示，高介电常数材料/金属栅极堆叠230将源极/漏极特征250彼此隔开。在一实施例中，凹陷化靠近于高介电常数材料/金属栅极堆叠230的一部分基板210，以形成源极/漏极凹口，且接着形成源极/漏极特征250于此源极/漏极凹口上。可通过下列方法形成源极/漏极特征250，例如外延成长工艺(epitaxial growing processes)、化学气相沉积、气相外延工艺(VPE)及/或超高真空化学气相沉积(UHV-CVD)、分子束外延(molecular beam epitaxy)及/或其他合适的工艺。

源极/漏极特征250可包括锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化镓铝(AlGaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)、镓锑(GaSb)、铟锑(InSb)、砷化铟镓(InGaAs)、砷化铟(InAs)或其它合适的材料。

可通过外延成长工艺形成源极/漏极特征250，例如，化学气相沉积(例如，气相外延工艺(vapor-phase epitaxy,VPE)及/或超高真空化学气相沉积(ultra-high vacuum CVD,UHV-CVD)、分子束外延及/或其他合适的工艺。在源极/漏极特征250填入源极/漏极凹口之后，进一步外延成长的源极/漏极特征250的顶层水平地延伸，且开始形成晶面(facet)，例如钻石状晶面。在外延工艺期间可原位(in-situ)掺杂源极/漏极特征250。举例而言，在一实施例中，源极/漏极特征250包括掺杂硼的外延成长硅锗层。在另一实施例中，源极/漏极特征250包括掺杂碳的外延成长硅外延层。在又一实施例中，源极/漏极特征250包括掺杂磷的外延成长硅外延层。在一实施例中，并未原位(in-situ)掺杂源极/漏极特征250，而是实施注入工艺(即，结注入工艺(junction implant process))掺杂源极/漏极特征250。可实施一或多个退火工艺，以活化掺质。退火工艺包括快速热退火(rapid thermal annealing,RTA)及/或激光退火工艺。

在本实施例中，初始结构205包括第一介电层260沉积于基板210之上。如图所绘示，形成第一介电层260，以使其完全填充介于高介电常数材料/金属栅极堆叠230之间的空间，并且使得源极/漏极特征250埋设于第一介电层260之中。第一介电层260可包括氧化硅、具有介电常数(k)低于热氧化硅的介电材料(因此被称为低介电常数(low-k)介电材料层)及/或其他合适的介电材料层。第一介电层260可包括单层或多层。可通过下列工艺沉积第一介电层260，包括化学气相沉积、原子层沉积或旋转涂布法(spin-on coating)。

初始结构205亦可包括第二介电层270位于第一介电层260之上。第二介电层270可包括氧化硅、低介电常数(low-k)介电材料及/或其他合适的介电材料层。第二介电层270可包括单层或多层。第二介电层270在许多方面类似于如上文所讨论的第一介电层260。

在本实施例中，第一介电层260及第二介电层270两者皆不同于侧壁间隔物240及第一硬掩模235，以在后续的蚀刻工艺期间实现蚀刻选择性，此部分将于下文中详细讨论。举例而言，在一实施例中，第一介电层260及第二介电层270两者皆包括氧化硅，同时侧壁间隔物240及第一硬掩模235两者皆包括氮化硅。

请参照图1及图3，在初始结构205形成之后，方法100继续进行步骤104。在步骤104中，形成具有第一开口320的第二硬掩模310于第二介电层270之上。在一些实施例中，高介电常数材料/金属栅极堆叠230的次群(subset)330及源极/漏极特征250的次群(subset)340位于第一开口320的范围内。如图所绘示，第一开口320具有一较大的宽度，使其延伸到高介电常数材料/金属栅极堆叠230的次群330及源极/漏极特征250的次群340，以获得优点，例如放宽光刻工艺的解析度限制(constrains)。

在一实施例中，第二硬掩模310为图案化光致抗蚀剂层。在其他实施例中，可通过下列方法形成第二硬掩模310，包括沉积次硬掩模层(sub-HM layer)于第二介电层270上，沉积光致抗蚀剂层于次硬掩模层上，图案化上述光致抗蚀剂层，接着通过经过图案化的光致抗蚀剂层蚀刻次硬掩模层，以图案化上述次硬掩模层，且接着通过经过图案化的次硬掩模层蚀刻第二硬掩模310，以形成第一开口320于第二硬掩模310中。

请参照图1及图4，方法100继续进行步骤106，通过第一开口320蚀 刻第二介电层270及第一介电层260，以形成第一沟槽410。在一些实施例中，移除介于次群330的每一个高介电常数材料/金属栅极堆叠230之间的第二介电层270及第一介电层260，以暴露出位于第一沟槽410中的源极/漏极特征250的次群340。因此，第一沟槽410有时亦被称为源极/漏极接触沟槽。如上文所述，适当地选择沟槽蚀刻工艺，以选择性地移除第二介电层270及第一介电层260，但是实质上不蚀刻第一硬掩模235及侧壁间隔物240。因此，在蚀刻工艺期间，高介电常数材料/金属栅极堆叠230的次群330受到第一硬掩模235及侧壁间隔物240的保护。由于有适当的蚀刻选择性，使第一沟槽410的形成具有自对准的性质，如此一来可放宽工艺限制。

沟槽蚀刻工艺可包括选择性湿式蚀刻、选择性干式蚀刻及/或上述的组合。举例而言，沟槽蚀刻工艺可包括使用含氟蚀刻剂(fluorine-based chemistry)的等离子体干式蚀刻工艺，含氟蚀刻剂可包括，例如，四氟化碳(CF₄)、六氟化硫(SF₆)、二氟甲烷(CH₂F₂)、三氟甲烷(CHF₃)及/或全氟乙烷(C₂F₆)。不同的蚀刻工艺可各自调整各种蚀刻参数，例如，所用的蚀刻剂、蚀刻温度、蚀刻溶液的浓度、蚀刻压力、蚀刻剂的流速及/或其他合适的参数。

在形成第一沟槽410之后，通过蚀刻工艺移除第二硬掩模310。在第二硬掩模310是光致抗蚀剂图案的一个实例中，由湿式剥离法(wet stripping)及/或等离子体灰化法(plasma ashing)移除第二硬掩模310。

请参照图1及图5，方法100继续进行步骤108，沉积第一导电层420于第一沟槽410中。如图所绘示，第一导电层420在第一沟槽410的范围内朝向延伸次群340的源极/漏极特征250。在沉积第一导电层420之前，沉积第一阻挡层415于第一沟槽410中，以避免向外扩散(out-diffusion)及/或提供材料的黏着性。第一阻挡层415在第一沟槽410的范围内朝向延伸次群340的源极/漏极特征250。第一阻挡层415可包括氮化钛、氮化钽、氮化钨、硅氮化钛(TiSiN)或硅氮化钽(TaSiN)。第一导电层420可包括金属层，例如铜、铝、钨、铜、铜镁(copper magnesium,CuMn)、铜铝(copper aluminum,CuAl)或铜硅(copper silicon,CuSi)或其他合适的导电材料。可通过下列工艺沉积第一阻挡层415及第一导电层420，例如，物理气相沉积、化学气相沉积、金属有机物化学气相沉积(metal-organic chemical vapor deposition,MOCVD)或镀覆工艺(plating)。

请参照图1及图6，方法100继续进行步骤110，凹陷化第一导电层420及第二介电层270，以提供一平坦的表面用于后续的工艺，例如光刻工艺。在一些实施例中，实施化学机械研磨工艺，以移除多余的第一导电层420及第二介电层270。余留在第一沟槽410中的第一导电层420形成第一导电特征结构425，其中第一导电特征结构425的侧壁上具有第一阻挡层415。第一阻挡层415及侧壁间隔物240使第一导电特征结构及与其相邻的高介电常数材料/金属栅极堆叠230彼此隔开。

请参照图1及图7，方法100继续进行步骤112，凹陷化第一导电层420，以形成次沟槽(sub-trench)430。在一些实施例中，通过选择性蚀刻工艺凹陷化第一导电特征结构425，其中此选择性蚀刻工艺会蚀刻第一导电特征结构425及第一阻挡层415，但实质上不会蚀刻侧壁间隔物240、第一硬掩模235及第一介电层260。

请参照图1及图8，方法100继续进行步骤114，在次沟槽430中余留的第一导电特征结构425之上形成第三硬掩模440。第三硬掩模440可包括钛、氧化钛、氮化钛、硅氮化钛、钽、氧化钽、氮化钽、硅氮化钽、氮化硅、氧化硅、碳化硅、碳氮化硅及/或其他合适的材料。在一些实施例中，第三硬掩模440的材料不同于侧壁间隔物240及第一硬掩模235，以在后续的蚀刻工艺期间实现蚀刻选择性，此部分将于下文中详细讨论。可通过下列方法形成第三硬掩模440，包括将硬掩模层填入次沟槽430中，且实施化学机械研磨工艺移除多余的硬掩模层。

请参照图1及图9A，方法100继续进行步骤116，在第一介电层260、高介电常数材料/金属栅极堆叠230及第一导电特征结构425之上形成第四硬掩模510。如图所绘示，第四硬掩模510定义第二开口515，其中第二开口515暴露侧壁间隔物240(标记为240A)及次群330的其中一个高介电常数材料/金属栅极堆叠230的第一硬掩模235(分别标记为230A与235A)的第一部分，同时高介电常数材料/金属栅极堆叠230A的第一硬掩模235的第二部分受到第四硬掩模510所覆盖，此第二部分标记为235B。次群330的其他高介电常数材料/金属栅极堆叠标记为230B，且高介电常数材料/金属栅极堆叠230B也受到第四硬掩模510所覆盖。第四硬掩模510在许多方面类似于如上文所讨论的图3的第二硬掩模310。在一实施例中，第四硬掩模510为通 过光刻工艺形成的图案化光致抗蚀剂层。

另外，在一些实施例中，第四硬掩模510所定义的第二开口的宽度大于如图9A所绘示的第二开口515。例如，请参照图9B，在第四硬掩模510所定义的第二开口(标记为516，如图9B所绘示)的范围中，相邻于高介电常数材料/金属栅极堆叠230的一部分第一导电特征结构425及其所对应的第三硬掩模440被暴露，此部分标记为第一导电特征结构425A。在又一实施例中，第二开口516具有一较大的宽度，使其延伸到相邻的第一导电特征结构425，以获得优点，例如放宽光刻工艺的解析度限制。

请参照图1及图10A(请配合图9A中所述的工艺)，方法100继续进行步骤118，通过第二开口515移除第一硬掩模的第一部分235A及暴露的侧壁间隔物240A，以形成第二沟槽610。可选择沟槽蚀刻工艺，以选择性地移除侧壁间隔物240A及第一硬掩模的第一部分235A，但是实质上不蚀刻高介电常数材料/金属栅极堆叠230A。如图所绘示，形成第二沟槽610，以在第二沟槽610的范围中暴露出第二部分235B、一部分的高介电常数材料/金属栅极堆叠230A及相邻的源极/漏极特征250的一部分250A。因此第二沟槽610有时亦被称为毗连式接触(butted contact)沟槽。蚀刻工艺可包括湿式蚀刻、干式蚀刻或上述的组合。

如上文配合图9B所述，在一些实施例中，在第二开口(标记为516，如图9B所绘示)的范围中，一部分的第一导电特征结构425A及其所对应的第三硬掩模440被暴露。在此情况下，可选择蚀刻工艺，以蚀刻第一硬掩模235及侧壁间隔物240A，但是实质上不蚀刻高介电常数材料/金属栅极堆叠230A、第三硬掩模440及第一导电特征结构425A。如图10B所绘示，在这样的实施例中，在第二开口516的范围中，第三硬掩模440的暴露部分及第一导电特征结构425A作为蚀刻工艺期间的次蚀刻掩模(sub-etch-mask)，以保护相邻的高介电常数材料/金属栅极堆叠230B，以及沿着相邻的高介电常数材料/金属栅极堆叠230B形成的侧壁间隔物240。由于有适当的蚀刻选择性，使第二沟槽610的形成具有自对准的性质，如此一来可放宽工艺限制。

之后，继续对图9A所述的实施例及图9B所述的实施例进行其他合适的蚀刻工艺，以移除第四硬掩模510，如图10C所示。

请参照图1及图11A，方法100继续进行步骤120，沉积第二导电层710 于第二沟槽610中。第二导电层710可包括金属层，例如铜、铝、钨、铜、铜锰(CuMn)、铜铝(CuAl)或铜硅(CuSi)或其他合适的导电材料。在一些实施例中，在沉积第二导电层710之前，沉积第二阻挡层705于第二沟槽610中，以避免向外扩散(out-diffusion)及/或提供材料的黏着性。第二阻挡层705可包括氮化钛、氮化钽、氮化钨、硅氮化钛(TiSiN)或硅氮化钽(TaSiN)。可沉积第二阻挡层705直接沿着暴露的高介电常数材料/金属栅极堆叠230A的侧壁、沿着第三硬掩模440的侧壁、位于沿着第一导电特征结构425侧壁的第一阻挡层415上，以及位于源极/漏极特征250的部分250A的侧壁上。在本实施例中，第二阻挡层705及第二导电层710的形成在许多方面类似于如上文所讨论的图5的第一导电层420。

在一些实施例中，实施化学机械研磨工艺，以移除多余的第一导电层710，并且余留在第二沟槽610中的第二导电层710形成第二导电特征结构715，如图11B所示。因此，第一导电特征结构425与第二导电特征结构715结合，以提供毗连式接触(butted contact)，使得高介电常数材料/金属栅极堆叠230A与及各自的源极/漏极特征250之间存在电性连接。第一阻挡层415及第二阻挡层705设置于第一导电特征结构425与第二导电特征结构715之间。

在方法100的其他实施例中，在方法100的各个工艺阶段进行之前、当中或之后可能具有额外的操作步骤，且方法100的一些工艺步骤可以被取代、省略或调整顺序。

半导体装置200可包括其他额外的特征，这些特征其可通过后续的工艺形成。例如，形成各种通孔/导线及多层内连线特征(例如，金属层和层间介电层)于基板210上。举例而言，多层内连线特征可包括垂直内连线，例如一般的通孔或接触，以及水平内连线，例如金属线。各种不同的内连线特征可选用各种导电材料，包括铜、钨及/或硅化物。在一实施例中，利用镶嵌(damascene)工艺及/或双镶嵌(dual damascene)工艺形成与铜相关的多层内连线结构。

综上所述，可理解的是，本公开提供一种形成毗连式接触(butted contact)的方法。此方法是先形成毗连式接触的第一部分，并在形成毗连式接触的第二部分的工艺期间，利用此第一部分作为次刻蚀掩模，以保护相邻的高介电 常数材料/金属栅极堆叠的侧壁间隔物。此方法显示在形成毗连式接触的期间，能够抑制因金属栅极与侧壁间隔物的损失而引起的金属栅极漏电流(leakage)。此方法也实施入射面的平坦化，以改善工艺容许度。此方法提供具有自对准性质的毗连式接触的形成工艺，可放宽工艺限制。

本公开提供制造半导体装置的许多不同实施例，相较于现有的方法，这些实施例可在一个或多个方面提供改善。在一实施例中，半导体装置的形成方法包括形成第一栅极结构于基板上。第一栅极结构包括栅极介电层及栅极电极。上述半导体装置的形成方法亦包括形成源极/漏极特征于基板中且邻近第一栅极结构，形成介电层于第一栅极结构及源极/漏极特征之上，移除介电层的一部分，以形成暴露出第一栅极结构及源极/漏极特征的第一沟槽，形成第一导电特征结构于第一沟槽中，移除第一栅极结构的第一部分，以形成第二沟槽。第二沟槽暴露出第一栅极结构的第二部分，且其中第一部分面向第一导电特征结构。上述半导体装置的形成方法亦包括形成第二导电特征结构于第二沟槽中。

在另一实施例中，半导体装置的形成方法包括提供初始结构。上述初始结构包括形成栅极堆叠于基板上。上述栅极堆叠包括栅极电极、设置于栅极电极上的硬掩模以及沿着栅极电极的侧壁设置的侧壁间隔物。此半导体装置的形成方法亦包括形成源极/漏极特征于基板中且邻近第一栅极结构，形成介电层于栅极堆叠及源极/漏极特征之上，移除介电层的一部分，以形成暴露出源极/漏极特征的第一沟槽，且栅极电极受到硬掩模及侧壁间隔物所保护。此半导体装置的形成方法亦包括形成第一导电特征结构于第一沟槽中，移除一部分的硬掩模、侧壁间隔物及栅极电极，以形成第二沟槽。在第二沟槽中暴露出栅极电极的余留部分，且其中在第二沟槽中暴露出源极/漏极特征的侧壁的一部分。此半导体装置的形成方法亦包括形成第二导电特征结构于第二沟槽中。

在又一实施例中，半导体装置包括第一栅极结构设置于基板上。第一栅极结构包括第一栅极电极及设置于第一栅极电极上的硬掩模。此半导体装置亦包括源极/漏极特征设置于基板中且邻近第一栅极结构，第一侧壁间隔物，沿着第一栅极电极的第一侧壁设置，第一阻挡层，沿着第一栅极电极的第二侧壁设置。第一栅极电极的第二侧壁与第一栅极电极的第一侧壁位于相对的 两侧，且硬掩模的第二侧壁与硬掩模的第一侧壁位于相对的两侧。第一阻挡层定义第一凹口。此半导体装置亦包括第一导电特征结构设置在第一凹口中，第二阻挡层直接设置于源极/漏极特征上且定义第二凹口。第二阻挡层的一部分物理性地接触第一阻挡层。此半导体装置亦包括第二导电特征结构，设置在第二凹口中。

前述内文概述了许多实施例的特征，使本领域技术人员可以从各个方面更佳地了解本公开。本领域技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与本公开介绍的实施例相同的优点。本领域技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

虽然本公开已以数个较佳实施例公开如上，然其并非用以限定本公开，任何本领域技术人员，在不脱离本公开的精神和范围内，当可作任意的更动与润饰，因此本公开的保护范围当视后附的权利要求所界定者为准。