半导体装置及其制造方法与流程

本发明涉及半导体技术领域，特别涉及一种半导体装置及其制造方法。

背景技术：

图1是示意性地示出现有技术中的sram(staticrandomaccessmemory，静态随机存储器)的电路结构示意图。如图1所示，传统的sram包括6个晶体管，分别为对称设置的两个上拉晶体管(pulluptransistor，pu)11和14、两个下拉晶体管(pulldowntransistor，pd)12和15，以及两个传输门晶体管(passgatetransistor，pg)13和16。在sram中，上拉晶体管通常为pmos晶体管，其栅极结构一般采用pmos金属栅极膜堆叠。下拉晶体管和传输门晶体管通常为nmos晶体管，其栅极结构一般采用nmos金属栅极膜堆叠。

对于finfet(finfield-effecttransistor，鳍片式场效应晶体管)sram来说，其电源电压vdd可以减小到0.8v以下，静态噪声容限(readnoisemargin)减小，这对于提高sram增益来说是一个很大的挑战。

在现有技术中，为了提高sram的读噪声容限，可以通过提高β比率来实现，其中ion(pd)为下拉晶体管的导通电流，ion(pg)为传输门晶体管的导通电流。对于双端口和三端口sram来说，β比率尤其难以提高。为了提高sram的写容限(writemargin)，可以通过增加γ比率来实现，其中ion(pg)为传输门晶体管的导通电流，ion(pu)为上拉晶体管的导通电流。现有技术中，在提高β比率和γ比率方面有限，成为一个比较大的挑战。

技术实现要素：

本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。

本发明的目的之一是提供一种半导体装置的制造方法。本发明的目的之一是提供一种半导体装置。本发明的半导体装置可以提高sram中的β比率或γ比率。

根据本发明的第一方面，提供了一种半导体装置的制造方法，包括：

(a)提供衬底结构，所述衬底结构包括衬底以及形成在所述衬底上的层间电介质层，所述层间电介质层包括用于半导体装置的多个沟槽，所述多个沟槽在其底部处露出所述衬底的部分表面，所述多个沟槽至少包括用于在其中形成第一晶体管的栅极结构的第一沟槽、用于在其中形成第二晶体管的栅极结构的第二沟槽和用于在其中形成第三晶体管的栅极结构的第三沟槽；

(b)在所述多个沟槽的底部的衬底表面上形成界面层；

(c)在所述界面层上以及在所述多个沟槽的侧壁上形成高k电介质层；

(d)在所述第三沟槽的所述高k电介质层上形成第一pmos功函数调节层；

(e)在步骤(d)之后，在所述多个沟槽中形成第二pmos功函数调节层；

(f)在步骤(e)之后，在所述多个沟槽中形成nmos功函数调节层；以及

(g)在步骤(f)之后，在所述多个沟槽中形成阻挡层和在所述阻挡层上的金属电极层。

在一些实施例中，所述第一pmos功函数调节层和所述第二pmos功函数调节层用于增加所述第三晶体管的阈值电压；所述nmos功函数调节层用于增加所述第一晶体管的阈值电压。

在一些实施例中，所述步骤(a)包括在衬底上形成层间电介质层的步骤，其中在衬底上形成层间电介质层之前，所述步骤(a)还包括：对所述衬底中其上将要形成第一沟槽的部分执行第一掺杂，对所述衬底中其上将要形成第二沟槽的部分执行第二掺杂，对所述衬底中其上将要形成第三沟槽的部分执行第三掺杂。

在一些实施例中，所述第一掺杂为n型掺杂；所述第二掺杂为第一p型掺杂；所述第三掺杂为第二p型掺杂。

在一些实施例中，所述第一掺杂的杂质浓度大于所述第三掺杂的杂质浓度。

在一些实施例中，所述第一掺杂的杂质浓度为1×10¹⁶至1×10¹⁷atom/cm³；所述第二掺杂的杂质浓度为1×10¹⁶至3×10¹⁸atom/cm³；所述第三掺杂的杂质浓度为1×10¹⁶至1×10¹⁷atom/cm³。

在一些实施例中，所述步骤(d)包括：(d1)在所述多个沟槽的所述高k电介质层上形成第一pmos功函数调节层；以及(d2)去除所述第一沟槽和所述第二沟槽中的第一pmos功函数调节层以露出所述高k电介质层。

在一些实施例中，所述多个沟槽还包括用于在其中形成逻辑pmos装置的栅极结构的第四沟槽和用于在其中形成逻辑nmos装置的栅极结构的第五沟槽，所述第四沟槽和所述第五沟槽在底部露出所述衬底的部分表面；

所述步骤(d)还包括：在所述第四沟槽的所述高k电介质层上形成第一pmos功函数调节层。

在一些实施例中，所述多个沟槽还包括用于逻辑pmos装置的第四沟槽和用于逻辑nmos装置的第五沟槽，所述第四沟槽和所述第五沟槽在底部露出所述衬底的部分表面；

所述步骤(d2)还包括：去除所述第五沟槽中的第一pmos功函数调节层以露出所述高k电介质层。

在一些实施例中，所述第一pmos功函数调节层和所述第二pmos功函数调节层的材料分别包括：氮化钛；所述nmos功函数调节层的材料包括：碳化钛铝。

在一些实施例中，所述nmos功函数调节层的厚度大于所述第一pmos功函数调节层与所述第二pmos功函数调节层的厚度之和。

在一些实施例中，所述第一pmos功函数调节层的厚度为5至所述第二pmos功函数调节层的厚度为10至所述nmos功函数调节层的厚度为30至

在一些实施例中，所述界面层的材料包括：二氧化硅；所述阻挡层的材料包括：氮化钛；所述金属电极层的材料包括：钨。

在一些实施例中，所述界面层的厚度为5至所述高k电介质层的厚度为5至所述阻挡层的厚度为15至

在一些实施例中，所述第一晶体管为用于sram中的上拉晶体管；所述第二晶体管为用于sram中的下拉晶体管；所述第三晶体管为用于sram中的传输门晶体管。

根据本发明的第一方面，提供了一种半导体装置，包括：

衬底；

形成在所述衬底上的层间电介质层，所述层间电介质层包括用于半导体装置的多个沟槽，所述多个沟槽在其底部处露出所述衬底的部分表面，所述多个沟槽至少包括用于在其中形成第一晶体管的栅极结构的第一沟槽、用于在其中形成第二晶体管的栅极结构的第二沟槽和用于在其中形成第三晶体管的栅极结构的第三沟槽；

在所述多个沟槽的底部的衬底表面上的界面层；

在所述界面层上以及在所述多个沟槽的侧壁上的高k电介质层；

在所述第三沟槽的所述高k电介质层上的第一pmos功函数调节层；

在所述第一和第二沟槽的高k电介质层上以及在所述第三沟槽的第一pmos功函数调节层上的第二pmos功函数调节层；

在所述第一、第二和第三沟槽的第二pmos功函数调节层上的nmos功函数调节层；以及

在所述第一、第二和第三沟槽的nmos功函数调节层上的阻挡层和在所述阻挡层上的金属电极层。

在一些实施例中，所述第一pmos功函数调节层和所述第二pmos功函数调节层用于增加所述第三晶体管的阈值电压；所述nmos功函数调节层用于增加所述第一晶体管的阈值电压。

在一些实施例中，在所述衬底中其上形成有第一沟槽的部分包含有n型杂质；在所述衬底中其上形成有第二沟槽的部分包含有第一p型杂质；在所述衬底中其上形成有第三沟槽的部分包含有第二p型杂质。

在一些实施例中，所述n型杂质的杂质浓度大于所述第二p型杂质的杂质浓度。

在一些实施例中，所述n型杂质的杂质浓度为1×10¹⁶至1×10¹⁷atom/cm³；所述第一p型杂质的杂质浓度为1×10¹⁶至3×10¹⁸atom/cm³；所述第二p型杂质的杂质浓度为1×10¹⁶至1×10¹⁷atom/cm³。

在一些实施例中，所述多个沟槽还包括用于在其中形成逻辑pmos装置的栅极结构的第四沟槽和用于在其中形成逻辑nmos装置的栅极结构的第五沟槽；其中在所述第四沟槽和所述第五沟槽的底部的衬底表面上形成有界面层，在所述界面层以及在所述第四沟槽和所述第五沟槽的侧壁上形成有高k电介质层；

所述半导体装置还包括：

在所述第四沟槽的所述高k电介质层上的第一pmos功函数调节层；

在所述第五沟槽的高k电介质层上以及在所述第四沟槽的第一pmos功函数调节层上的第二pmos功函数调节层；

在所述第四和第五沟槽的第二pmos功函数调节层上的nmos功函数调节层；以及

在所述第四和第五沟槽的nmos功函数调节层上的阻挡层和在所述阻挡层上的金属电极层。

在一些实施例中，所述第一pmos功函数调节层和所述第二pmos功函数调节层的材料分别包括：氮化钛；所述nmos功函数调节层的材料包括：碳化钛铝。

在一些实施例中，所述nmos功函数调节层的厚度大于所述第一pmos功函数调节层与所述第二pmos功函数调节层的厚度之和。

在一些实施例中，所述第一pmos功函数调节层的厚度为5至所述第二pmos功函数调节层的厚度为10至所述nmos功函数调节层的厚度为30至

在一些实施例中，所述界面层的材料包括：二氧化硅；所述阻挡层的材料包括：氮化钛；所述金属电极层的材料包括：钨。

在一些实施例中，所述界面层的厚度为5至所述高k电介质层的厚度为5至所述阻挡层的厚度为15至

在一些实施例中，所述第一晶体管为用于sram中的上拉晶体管；所述第二晶体管为用于sram中的下拉晶体管；所述第三晶体管为用于sram中的传输门晶体管。

根据本发明实施例的制造方法形成的半导体装置可以增加sram中β比率或γ比率，从而可以提高sram的读噪声容限或写容限。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明

构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：

图1是示意性地示出现有技术中的sram的电路结构示意图。

图2是示出根据本发明一些实施例的半导体装置的制造方法的流程图。

图3a是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图3b是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图3c是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图3d是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图3e是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图3f是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图3g是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图3h是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图3i是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图3j是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图3k是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图4a是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图4b是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图4c是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图4d是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图4e是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图4f是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图4g是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图5a是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图5b是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图5c是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图5d是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图5e是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图5f是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图5g是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图5h是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图5i是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

图5j是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。

具体实施方式

现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。

同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

图2是示出根据本发明一些实施例的半导体装置的制造方法的流程图。图3a至图3k是示意性地示出根据本发明一些实施例的半导体装置的制造过程中若干阶段的结构的横截面示意图。下面结合图2以及图3a至图3k来详细描述本发明一些实施例的半导体装置的制作方法。

如图2所示，在步骤s201，提供衬底结构。

图3a是示意性地示出根据本发明一些实施例的半导体装置的制造过程中步骤s201的结构的横截面示意图。如图3a所示，提供衬底结构30，该衬底结构30可以包括衬底(例如硅衬底)31以及形成在衬底31上的层间电介质层(例如二氧化硅)32。该层间电介质层32可以包括用于半导体装置的多个沟槽，所述多个沟槽在其底部处露出衬底31的部分表面。例如所述多个沟槽至少可以包括用于在其中形成第一晶体管(例如可以为用于sram中的上拉晶体管)的栅极结构的第一沟槽321、用于在其中形成第二晶体管(例如可以为用于sram中的下拉晶体管)的栅极结构的第二沟槽322和用于在其中形成第三晶体管(例如可以为用于sram中的传输门晶体管)的栅极结构的第三沟槽323。

在本发明一些实施例中，如图3a所示，衬底31可以包括鳍片结构311，其中层间电介质层的各个沟槽分别形成在鳍片结构中的相应的各个鳍片上。本领域技术人员可以理解，本发明实施例的衬底结构还可以包括位于鳍片中的源极和漏极(图中未示出)，例如源极和漏极可以分别位于在鳍片中在沟槽的两侧。

为了图示方便，附图中示出的衬底中用于各个晶体管的鳍片为横向排列，但是本领域技术人员应该明白，上述各个鳍片也可以是纵向排列，或者以其他方式排列，例如各个鳍片不在同一条直线上，因此本发明的范围并不仅限于附图所示的鳍片排列方式。

回到图2，在步骤s202，在所述多个沟槽的底部的衬底表面上形成界面层。

图3b是示意性地示出根据本发明一些实施例的半导体装置的制造过程中步骤s202的结构的横截面示意图。如图3b所示，例如可以通过沉积或者氧化工艺在所述多个沟槽(例如第一沟槽321、第二沟槽322和第三沟槽323)的底部的衬底表面上形成界面层33。例如，该界面层的材料可以包括二氧化硅。在一些实施例中，该界面层的厚度可以为5至例如

回到图2，在步骤s203，在界面层上以及在所述多个沟槽的侧壁上形成高k(介电常数)电介质层。

图3c是示意性地示出根据本发明一些实施例的半导体装置的制造过程中步骤s203的结构的横截面示意图。如图3c所示，例如可以通过沉积工艺在界面层33上以及在所述多个沟槽(例如第一沟槽321、第二沟槽322和第三沟槽323)的侧壁上形成高k电介质层34。例如该高k电介质层的材料可以包括硅的氮化物等。在一些实施例中，该高k电介质层的厚度可以为5至例如或等。

回到图2，在步骤s204，在第三沟槽的高k电介质层上形成第一pmos功函数调节层。

图3e是示意性地示出根据本发明一些实施例的半导体装置的制造过程中步骤s204的结构的横截面示意图。如图3e所示，例如可以通过沉积工艺在第三沟槽323的高k电介质层上形成第一pmos功函数调节层41。例如，该第一pmos功函数调节层的材料可以包括氮化钛(tin)。在一些实施例中，该第一pmos功函数调节层的厚度可以为5至例如

在本发明的一些实施例中，该步骤s204可以包括：如图3d所示，(例如通过沉积工艺)在所述多个沟槽(例如第一沟槽321、第二沟槽322和第三沟槽323)的高k电介质层34上形成第一pmos功函数调节层41。

可选地，该步骤s204还可以包括：如图3e所示，去除第一沟槽321和第二沟槽322中的第一pmos功函数调节层以露出高k电介质层34。例如，可以通过图案化的掩模层(例如光致抗蚀剂)将第三沟槽323覆盖，去除被暴露的第一沟槽321和第二沟槽322中的第一pmos功函数调节层，然后去除上述掩模层，从而实现图3e所示的结构。

在一些实施例中，在步骤s204之前，步骤s203之后，该制造方法还可以包括对图3c所示的半导体结构执行退火的步骤。例如，这里的退火步骤可以采用尖峰退火工艺。

回到图2，在步骤s205，在所述多个沟槽中形成第二pmos功函数调节层。

图3f是示意性地示出根据本发明一些实施例的半导体装置的制造过程中步骤s205的结构的横截面示意图。如图3f所示，例如可以通过沉积工艺在所述多个沟槽(例如第一沟槽321、第二沟槽322和第三沟槽323)中形成第二pmos功函数调节层42。例如，该第二pmos功函数调节层的材料可以包括氮化钛。在一些实施例中，该第二pmos功函数调节层的厚度可以为10至例如或等。

回到图2，在步骤s206，在所述多个沟槽中形成nmos功函数调节层。

图3g是示意性地示出根据本发明一些实施例的半导体装置的制造过程中步骤s206的结构的横截面示意图。如图3g所示，例如可以通过沉积工艺在所述多个沟槽(例如第一沟槽321、第二沟槽322和第三沟槽323)中形成nmos功函数调节层43。例如，该nmos功函数调节层的材料可以包括碳化钛铝(tialc)。在一些实施例中，该nmos功函数调节层的厚度可以为30至例如或等。

在一些实施例中，nmos功函数调节层的厚度大于第一pmos功函数调节层与第二pmos功函数调节层的厚度之和。

回到图2，在步骤s207，在所述多个沟槽中形成阻挡层和在该阻挡层上的金属电极层。

图3j是示意性地示出根据本发明一些实施例的半导体装置的制造过程中步骤s207的结构的横截面示意图。如图3j所示，在所述多个沟槽(例如第一沟槽321、第二沟槽322和第三沟槽323)中形成阻挡层45和在该阻挡层上的金属电极层46。例如该阻挡层的材料可以包括氮化钛。在一些实施例中，该阻挡层的厚度可以为15至例如或等。例如，该金属电极层的材料可以包括诸如钨的金属。

在一些实施例中，该步骤s207可以包括：如图3h所示，例如通过沉积工艺在所述多个沟槽(例如第一沟槽321、第二沟槽322和第三沟槽323)中形成阻挡层45。该阻挡层可以起到粘结、吸附，以及阻挡例如钨扩散的作用。

可选地，该步骤s207还可以包括：如图3i所示，在图3h所示的半导体结构上沉积金属电极层46，以填充所述多个沟槽，例如第一沟槽321、第二沟槽322和第三沟槽323。

可选地，该步骤s207还可以包括：如图3j所示，对金属电极层46执行平坦化(例如化学机械平坦化)。

至此，描述了本发明一些实施例的半导体装置的制造方法。

在本发明的一些实施例中，第一pmos功函数调节层和第二pmos功函数调节层可以用于增加第三晶体管的阈值电压。对于第三晶体管，第一pmos功函数调节层和第二pmos功函数调节层二者结合起来比较厚且距离栅极结构下面的衬底中的沟道区(图中未示出)比较近，因此其对器件的阈值电压的调节作用明显，而nmos功函数调节层虽然也比较厚但是其距离沟道区比较远，所以其对器件的阈值电压的调节作用可以忽略，因此第三晶体管的栅极结构的功函数层主要是pmos功函数层。

在本发明的实施例中，第三晶体管可以是用于sram中的传输门晶体管。在现有技术中，传输门晶体管是nmos晶体管，其栅极结构中采用noms功函数层。而在本发明的实施例中，将第三晶体管的功函数层采用pmos功函数调节层，由于相对nmos功函数调节层，pmos功函数调节层可以增加第三晶体管的阈值电压，即相对现有技术，本发明的实施例可以增加传输门晶体管的阈值电压，从而导致传输门晶体管的导通电流ion(pg)减小。

而下拉晶体管的导通电流ion(pd)可以不变。这是因为第二晶体管可以是用于sram中的下拉晶体管，而用于第二晶体管的栅极结构包括第二pmos功函数调节层和nmos功函数调节层，由于相比第二pmos功函数调节层，nmos功函数调节层更厚，其对阈值电压的调节作用更大，第二pmos功函数调节层对阈值电压的调节作用可以忽略，因此第二晶体管的栅极结构的功函数层主要是nmos功函数层。这与现有技术中，下拉晶体管的栅极结构中采用nmos功函数层的情况类似，因此，可以看作下拉晶体管的导通电流ion(pd)不变。

因此，传输门晶体管的导通电流ion(pg)减小，下拉晶体管的导通电流ion(pd)不变的情况下，β比率将增加，进而可以提高sram的读噪声容限。

在本发明的一些实施例中，nmos功函数调节层可以用于增加第一晶体管的阈值电压。第一晶体管例如可以是用于sram中的上拉晶体管。用于第一晶体管的栅极结构包括第二pmos功函数调节层和nmos功函数调节层，由于相比第二pmos功函数调节层，nmos功函数调节层更厚，其对阈值电压的调节作用更大，第二pmos功函数调节层对阈值电压的调节作用可以忽略，因此第一晶体管的栅极结构的功函数层主要是nmos功函数层。现有技术中，上拉晶体管一般为pmos晶体管，其栅极结构中的功函数层采用pmos功函数层。由于相对pmos功函数调节层，nmos功函数调节层可以增加第一晶体管的阈值电压，即相对现有技术，本发明的实施例可以增加上拉晶体管的阈值电压，从而导致上拉晶体管的导通电流ion(pu)减小。

因此，在本发明的一些实施例中，对于γ比率ion(pg)和ion(pu)均有所减小。在本发明的实施例中，可以采取下面的措施使得ion(pu)比ion(pg)减小得更多，从而使得γ比率增加，进而提高sram的写容限。

例如，可以使得nmos功函数调节层的厚度大于第一pmos功函数调节层与第二pmos功函数调节层的厚度之和。即，可以在制造过程中调节功函数层的厚度，使得上拉晶体管(即第一晶体管)的nmos功函数调节层相比传输门晶体管(即第三晶体管)的pmos功函数调节层更厚，从而使得上拉晶体管的阈值电压增加得更多，从而使得ion(pu)比ion(pg)减小得更多，提高γ比率。

又例如，可以使得上拉晶体管(即第一晶体管)的衬底中的沟道掺杂浓度相比传输门晶体管(即第三晶体管)更大一些，使得上拉晶体管的阈值电压增加得更多，从而使得ion(pu)比ion(pg)减小得更多，提高γ比率。

在本发明的一些实施例中，步骤s201可以包括在衬底上形成层间电介质层的步骤。可选地，在衬底上形成层间电介质层之前，该步骤s201还可以包括：对衬底中其上将要形成第一沟槽的部分执行第一掺杂，对衬底中其上将要形成第二沟槽的部分执行第二掺杂，对衬底中其上将要形成第三沟槽的部分执行第三掺杂。

例如，该第一掺杂可以为n型掺杂；该第二掺杂可以为第一p型掺杂；该第三掺杂可以为第二p型掺杂。

在一些实施例中，第一掺杂的杂质浓度大于第三掺杂的杂质浓度。

在一些实施例中，第一掺杂的杂质浓度为1×10¹⁶至1×10¹⁷atom/cm³。

在一些实施例中，第二掺杂的杂质浓度为1×10¹⁶至3×10¹⁸atom/cm³。

在一些实施例中，第三掺杂的杂质浓度为1×10¹⁶至1×10¹⁷atom/cm³。

图4a至图4g示意性地示出根据本发明一些实施例的半导体装置的制造过程中若干阶段的结构的横截面示意图。下面结合图4a至图4g详细描述在衬底中执行第一掺杂、第二掺杂和第三掺杂的过程。

首先，如图4a所示，提供初始结构60，该初始结构60可以包括：衬底31，该衬底31可以包括鳍片结构311，该鳍片结构311包括多个鳍片。可选地，该初始结构60还可以包括：位于衬底31上的多个伪栅极结构，所述多个伪栅极结构至少包括用于第一晶体管的第一伪栅极结构51、用于第二晶体管的第二伪栅极结构52和用于第三晶体管的第三伪栅极结构53。如图4a所示，第一伪栅极结构51、第二伪栅极结构52和第三伪栅极结构53分别位于鳍片结构311的相应的各个鳍片上。

在一些实施例中，第一伪栅极结构51可以包括：位于衬底31上的第一伪栅极绝缘物512和位于该第一伪栅极绝缘物512上的第一伪栅极511。例如，第一伪栅极绝缘物的材料可以包括二氧化硅，第一伪栅极的材料可以包括多晶硅。

在一些实施例中，第二伪栅极结构52可以包括：位于衬底31上的第二伪栅极绝缘物522和位于该第二伪栅极绝缘物522上的第二伪栅极521。例如，第二伪栅极绝缘物的材料可以包括二氧化硅，第二伪栅极的材料可以包括多晶硅。

在一些实施例中，第三伪栅极结构53可以包括：位于衬底31上的第三伪栅极绝缘物532和位于该第三伪栅极绝缘物532上的第三伪栅极531。例如，第三伪栅极绝缘物的材料可以包括二氧化硅，第三伪栅极的材料可以包括多晶硅。

接下来，如图4b所示，利用图案化的第一掩模层(例如光致抗蚀剂)55覆盖其上形成有第二伪栅极结构52和第三伪栅极结构53的部分衬底，露出其上形成有第一伪栅极结构51的部分衬底，对该步骤中露出的衬底(该部分衬底即为在后续步骤中其上将要形成第一沟槽的部分衬底)执行第一掺杂(例如离子注入)，在衬底31中形成第一掺杂区域61。例如，该第一掺杂可以为n型掺杂，即掺杂的杂质为n型杂质。又例如，该第一掺杂的杂质浓度为1×10¹⁶至1×10¹⁷atom/cm³。在执行完毕该第一掺杂后，去除该第一掩模层55。

接下来，如图4c所示，利用图案化的第二掩模层(例如光致抗蚀剂)56覆盖其上形成有第一伪栅极结构51和第三伪栅极结构53的部分衬底，露出其上形成有第二伪栅极结构52的部分衬底，对该步骤中露出的衬底(该部分衬底即为在后续步骤中其上将要形成第二沟槽的部分衬底)执行第二掺杂(例如离子注入)，在衬底31中形成第二掺杂区域62。例如，该第二掺杂可以为第一p型掺杂，即掺杂的杂质为p型杂质。又例如，该第二掺杂的杂质浓度为1×10¹⁶至3×10¹⁸atom/cm³。在执行完毕该第二掺杂后，去除该第二掩模层56。

接下来，如图4d所示，利用图案化的第三掩模层(例如光致抗蚀剂)57覆盖其上形成有第一伪栅极结构51和第二伪栅极结构52的部分衬底，露出其上形成有第三伪栅极结构53的部分衬底，对该步骤中露出的衬底(该部分衬底即为在后续步骤中其上将要形成第三沟槽的部分衬底)执行第三掺杂(例如离子注入)，在衬底31中形成第三掺杂区域63。例如，该第三掺杂可以为第二p型掺杂，即掺杂的杂质为p型杂质。又例如，第三掺杂的杂质浓度为1×10¹⁶至1×10¹⁷atom/cm³。在执行完毕该第三掺杂后，去除该第三掩模层57。

在一些实施例中，第一掺杂的杂质浓度大于第三掺杂的杂质浓度。这可以使得第一晶体管(例如上拉晶体管)的衬底中的沟道掺杂浓度相比第三晶体管(例如传输门晶体管)更大一些，使得第一晶体管的阈值电压增加得更多，从而提高sram中的γ比率。

接下来，如图4e所示，在执行过第一掺杂、第二掺杂和第三掺杂的半导体结构上沉积层间电介质层32，该层间电介质层32覆盖衬底31以及其上的所述多个伪栅极结构，例如第一伪栅极结构51、第二伪栅极结构52和第三伪栅极结构53。

接下来，如图4f所示，对层间电介质层32执行平坦化，露出所述多个伪栅极结构，例如第一伪栅极结构51、第二伪栅极结构52和第三伪栅极结构53。

接下来，如图4g所示，去除被露出的所述多个伪栅极结构，例如被露出的第一伪栅极结构51、第二伪栅极结构52和第三伪栅极结构53，从而形成所需要的衬底结构。

至此，描述了对衬底执行第一掺杂、第二掺杂和第三掺杂的方法。应理解，上述第一掺杂、第二掺杂和第三掺杂的先后顺序仅是示意性的，本领域技术人员可以根据需要来调整上述三个掺杂操作的顺序，因此本发明的范围并不仅限于上面所描述的第一掺杂、第二掺杂和第三掺杂的顺序。

在本发明的上述实施例中，结合图4a至图4g所描述的对衬底执行上述三个掺杂的方法是在形成伪栅极结构后执行的。在另一些实施例中，还可以在形成伪栅极结构之前执行上述三个掺杂操作。即在形成上述伪栅极结构之前，对衬底中其上将要形成第一沟槽的部分执行第一掺杂，对衬底中其上将要形成第二沟槽的部分执行第二掺杂，对衬底中其上将要形成第三沟槽的部分执行第三掺杂。因此，本发明的范围并不仅限于在形成伪栅极结构后执行上述掺杂的方法。

本发明还提供另一些实施例的半导体装置的制造方法，包括：提供经过第一掺杂、第二掺杂和第三掺杂的衬底结构(如图4g所示)，然后执行步骤s202至s207的操作(前面已经描述了步骤s202至s207的操作，这里不再赘述)，从而形成图3k所示的半导体装置。

在本发明的实施例中，第一晶体管、第二晶体管和第三晶体管分别可以为sram中的上拉晶体管、下拉晶体管和传输门晶体管，这些晶体管可以用作sram中的存储单元。在本发明的实施例中，sram还可以包括逻辑单元(图中未示出)，该逻辑单元可以包括一些外围电路，例如编码电路或读写电路等。这些编码电路或者读写电路可以包括一些逻辑pmos器件和逻辑nmos器件，可以用于进行编码、读写操作等。

在本发明一些实施例中，层间电介质层还可以包括用于在其中形成逻辑pmos装置的栅极结构的第四沟槽和用于在其中形成逻辑nmos装置的栅极结构的第五沟槽，该第四沟槽和该第五沟槽在底部露出衬底的部分表面。

可选地，步骤s204还可以包括：在第四沟槽的高k电介质层上形成第一pmos功函数调节层。

可选地，去除第一沟槽和第二沟槽中的第一pmos功函数调节层以露出高k电介质层的步骤还可以包括：去除第五沟槽中的第一pmos功函数调节层以露出高k电介质层。

图5a至图5j是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中若干阶段的结构的横截面示意图。下面结合图5a至图5j来详细描述本发明另一些实施例的半导体装置的制作方法。

首先，如图5a所示，提供衬底结构70。该衬底结构70包括衬底31以及形成在该衬底31上的层间电介质层32。该层间电介质层32可以包括用于半导体装置的多个沟槽，所述多个沟槽在底部露出衬底31的部分表面。所述多个沟槽至少可以包括用于在其中形成第一晶体管的栅极结构的第一沟槽321、用于在其中形成第二晶体管的栅极结构的第二沟槽322和用于在其中形成第三晶体管的栅极结构的第三沟槽323。如图5a所示，所述多个沟槽还可以包括用于在其中形成逻辑pmos装置的栅极结构的第四沟槽324和用于在其中形成逻辑nmos装置的栅极结构的第五沟槽325。该第四沟槽324和该第五沟槽325在底部露出衬底31的部分表面。

在一些实施例中，如图5a所示，在衬底31中在第一沟槽下方形成有第一掺杂区域61，在第二沟槽下方形成有第二掺杂区域62，以及在第三沟槽下方形成有第三掺杂区域63。

接下来，如图5b所示，例如可以通过沉积或者氧化工艺在所述多个沟槽(例如第一沟槽321、第二沟槽322、第三沟槽323、第四沟槽324和第五沟槽325)的底部的衬底表面上形成界面层33。

接下来，如图5c所示，如图5c所示，例如可以通过沉积工艺在界面层33上以及在所述多个沟槽(例如第一沟槽321、第二沟槽322、第三沟槽323、第四沟槽324和第五沟槽325)的侧壁上形成高k电介质层34。

接下来，如图5d所示，例如通过沉积工艺在所述多个沟槽(例如第一沟槽321、第二沟槽322、第三沟槽323、第四沟槽324和第五沟槽325)的高k电介质层34上形成第一pmos功函数调节层41。

接下来，如图5e所示，去除第一沟槽321、第二沟槽322和第五沟槽325中的第一pmos功函数调节层以露出高k电介质层34。

接下来，如图5f所示，例如可以通过沉积工艺在所述多个沟槽(例如第一沟槽321、第二沟槽322、第三沟槽323、第四沟槽324和第五沟槽325)中形成第二pmos功函数调节层42。

接下来，如图5g所示，例如可以通过沉积工艺在所述多个沟槽(例如第一沟槽321、第二沟槽322、第三沟槽323、第四沟槽324和第五沟槽325)中形成nmos功函数调节层43。

接下来，如图5h所示，例如通过沉积工艺在所述多个沟槽(例如第一沟槽321、第二沟槽322、第三沟槽323、第四沟槽324和第五沟槽325)中形成阻挡层45。

接下来，如图5i所示，在图5h所示的半导体结构上沉积金属电极层46，以填充所述多个沟槽，例如第一沟槽321、第二沟槽322、第三沟槽323、第四沟槽324和第五沟槽325。

接下来，如图5j所示，对金属电极层46执行平坦化。

至此，描述了根据本发明另一些实施例的半导体装置的制造方法。

本发明的实施例还提供了一种半导体装置，如图3k所示，该半导体装置可以包括衬底(例如硅衬底)31。

可选地，如图3k所示，该半导体装置还可以包括形成在衬底31上的层间电介质层32。该层间电介质层包括用于半导体装置的多个沟槽。所述多个沟槽在其底部处露出衬底31的部分表面。所述多个沟槽至少包括用于在其中形成第一晶体管的栅极结构的第一沟槽321、用于在其中形成第二晶体管的栅极结构的第二沟槽322和用于在其中形成第三晶体管的栅极结构的第三沟槽323。

在一些实施例中，第一晶体管可以为用于sram中的上拉晶体管；第二晶体管可以为用于sram中的下拉晶体管；第三晶体管可以为用于sram中的传输门晶体管。

可选地，如图3k所示，该半导体装置还可以包括在所述多个沟槽的底部的衬底表面上的界面层33。例如，该界面层的材料可以包括二氧化硅。在一些实施例中，该界面层的厚度可以为5至例如

可选地，如图3k所示，该半导体装置还可以包括在界面层33上以及在所述多个沟槽的侧壁上的高k电介质层34。例如该高k电介质层的材料可以包括硅的氮化物等。在一些实施例中，该高k电介质层的厚度可以为5至例如或等。

可选地，如图3k所示，该半导体装置还可以包括在第三沟槽323的高k电介质层34上的第一pmos功函数调节层41。例如，该第一pmos功函数调节层的材料可以包括氮化钛(tin)。在一些实施例中，该第一pmos功函数调节层的厚度可以为5至例如

可选地，如图3k所示，该半导体装置还可以包括在第一沟槽321和第二沟槽322的高k电介质层34上以及在第三沟槽323的第一pmos功函数调节层41上的第二pmos功函数调节层42。例如，该第二pmos功函数调节层的材料可以包括氮化钛。在一些实施例中，该第二pmos功函数调节层的厚度可以为10至例如或等。

在一些实施例中，第一pmos功函数调节层和第二pmos功函数调节层用于增加第三晶体管的阈值电压。

可选地，如图3k所示，该半导体装置还可以包括在第一沟槽321、第二沟槽322和第三沟槽323的第二pmos功函数调节层42上的nmos功函数调节层43。例如，该nmos功函数调节层的材料可以包括碳化钛铝。在一些实施例中，该nmos功函数调节层的厚度可以为30至例如或等。

在一些实施例中，nmos功函数调节层用于增加第一晶体管的阈值电压。

在一些实施例中，nmos功函数调节层的厚度大于第一pmos功函数调节层与第二pmos功函数调节层的厚度之和。

可选地，如图3k所示，该半导体装置还可以包括在第一沟槽321、第二沟槽322和第三沟槽323的nmos功函数调节层43上的阻挡层45和在阻挡层45上的金属电极层46。例如该阻挡层的材料可以包括氮化钛。在一些实施例中，该阻挡层的厚度可以为15至例如或等。例如，该金属电极层的材料可以包括诸如钨的金属。

在一些实施例中，如图3k所示，在衬底31中其上形成有第一沟槽的部分(即第一掺杂区域61)包含有n型杂质。例如，该n型杂质的杂质浓度可以为1×10¹⁶至1×10¹⁷atom/cm³。

在一些实施例中，如图3k所示，在衬底31中其上形成有第二沟槽的部分(即第二掺杂区域62)包含有第一p型杂质。例如，该第一p型杂质的杂质浓度可以为1×10¹⁶至3×10¹⁸atom/cm³。

在一些实施例中，如图3k所示，在衬底31中其上形成有第三沟槽的部分(即第三掺杂区域63)包含有第二p型杂质。例如，该第二p型杂质的杂质浓度可以为1×10¹⁶至1×10¹⁷atom/cm³。

在一些实施例中，n型杂质的杂质浓度大于第二p型杂质的杂质浓度。

本发明的实施例还提供了另一种半导体装置，如图5j所示，该半导体装置除了包括与图3k相同或相似的结构之外，位于衬底31上的层间电介质层32所包括的多个沟槽还可以包括用于在其中形成逻辑pmos装置的栅极结构的第四沟槽324和用于在其中形成逻辑nmos装置的栅极结构的第五沟槽325。其中在第四沟槽324和第五沟槽325的底部的衬底表面上形成有界面层33，在界面层33以及在第四沟槽324和第五沟槽325的侧壁上形成有高k电介质层34。

可选地，如图5j所示，该半导体装置还可以包括在第四沟槽324的高k电介质层34上的第一pmos功函数调节层41。

可选地，如图5j所示，该半导体装置还可以包括在第五沟槽325的高k电介质层34上以及在第四沟槽324的第一pmos功函数调节层41上的第二pmos功函数调节层42。

可选地，如图5j所示，该半导体装置还可以包括在第四沟槽324和第五沟槽325的第二pmos功函数调节层42上的nmos功函数调节层43。

可选地，如图5j所示，该半导体装置还可以包括在第四沟槽324和第五沟槽325的nmos功函数调节层43上的阻挡层45和在阻挡层45上的金属电极层46。

本发明实施例的半导体装置可以增加sram中β比率或γ比率，从而可以提高sram的读噪声容限或写容限。

至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。