一种ONO多晶硅间介质层结构及制备方法与流程

本发明涉及半导体
技术领域：
，具体涉及一种ONO多晶硅间介质层结构及制备方法。
背景技术：
：快闪存储器(Flashmemory)是当前最常用的非易失存储器，已经被广泛使用，它是一种非常重要的半导体器件。在F1ash器件中，两层多晶硅之间的介质层IPD(inter-polydielectric)是影响器件质量的重要因素，同时也是其制备工艺技术难点之一。目前常用的是氧化硅/氮化硅/氧化硅(ONO)叠层的概念。ONO叠层结构能实现高的临界电场和低的缺陷密度，多晶硅表面的一些薄弱点，由于电场增强效应，初始阶段有较大的漏电流流过.由于氮化硅中具有大量的电子陷阱，电子在氮化硅中迁移率极低，这些电子被氮化硅中的电子陷阱捕获，被捕获的电子降低了底氧中电场强度，对薄弱点起到了一种保护作用。由于ONO结构具有的这种自愈效应，因此能获得较高的临界电场强度和较低的缺陷密度。正因为此，(ONO)叠层在F1ash器件中作为多晶硅层间介质方面得到了广泛的应用。请参阅图1，为flash叠栅存储单元的示意图，浮栅电压的计算公式如下：VF＝(CCG*VCG+CD*VDS)/CT＝GCR*VCG+(CD/CT)*VDS其中，CT＝CCG+CFG+CS+CD，GCR＝(CCG*/CT)，CCG＝kA/d，k为IPD介质层厚度，A为电极面积，d为电极间距离，S为源极，D为漏极。对于叠栅flash器件来说，浮栅(FG)上的电压是通过IPD电容耦合得到，GCR(GateCouplingRatio)是个很重要的参数，在同样的控制栅(CG)电压下，GCR越大，表示加到浮栅的电压越大，因此可以更有效的实现存储单元的编程和擦除操作。因此，如果能够改变叠栅flash器件中的ONO结构，来增加GCR参数，从而能够显著提升叠栅flash器件变成和擦除能力。技术实现要素：为了克服以上问题，本发明旨在提供一种新的ONO多晶硅间介质层结构，从而提高叠栅flash器件的编程和擦除能力。为了达到上述目的，本发明提供了ONO多晶硅间介质层结构，其包括：一浮栅；位于浮栅上的底层氧化层；位于底层氧化层上的氮化硅层；位于氮化硅层上的顶层氧化层；位于顶层氧化层上的控制栅；其中，所述底层氧化层的材料为Al2O3、Ta2O5或SiO2；和/或所述顶层氧化层的材料为Al2O3、Ta2O5或SiO2，但底层氧化层的材料和顶层氧化层的材料不能同时为SiO2。优选地，所述底层氧化层、所述氮化硅层和所述顶层氧化层的厚度的比例为1:(1～1.5):(1.5～2)。优选地，所述底层氧化层的厚度为优选地，所述氮化硅层的厚度为优选地，所述顶层氧化层的厚度为为了达到上述目的，本发明还提供了一种上述的ONO多晶硅间介质层结构的制备方法，其包括：步骤01：提供一具有浮栅的衬底；步骤02：在浮栅上沉积底层氧化层；步骤03：在底层氧化层上沉积氮化硅层；步骤04：在氮化硅层上沉积顶层氧化层；步骤05：在氧化硅层上沉积控制栅；其中，所述底层氧化层的材料为Al2O3、Ta2O5或SiO2；和/或所述顶层氧化层的材料为Al2O3、Ta2O5或SiO2，但底层氧化层的材料和顶层氧化层的材料不能同时为SiO2。优选地，所述步骤02中，采用原子层沉积法来沉积Al2O3，或采用物理气相沉积或化学气相沉积法来沉积Ta2O5，或采用炉管热氧化工艺来沉积SiO2。优选地，所述步骤03中，采用低压气相沉积法来沉积氮化硅层。优选地，所述步骤04中，采用原子层沉积法来沉积Al2O3，或采用物理气相沉积或化学气相沉积法来沉积Ta2O5，或采用炉管热氧化工艺来沉积SiO2。本发明可以在不降低其它性能的基础上提高GCR，从而提升叠栅flash器件编程和擦除能力，反过来说，在相同GCR的情况下，可以增加介电层的厚度，从而达到改善数据保存能力(DataRetention)的目的。附图说明图1为flash叠栅存储单元的示意图图2为本发明的一个较佳实施例的ONO多晶硅间介质层结构的截面结构示意图图3为本发明的一个较佳实施例的ONO多晶硅间介质层结构的制备方法的流程示意图具体实施方式为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。以下结合附图1-3和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。请参阅图2，ONO多晶硅间介质层结构，包括：一浮栅FG；位于浮栅FG上的底层氧化层1O；位于底层氧化层1O上的氮化硅层N；位于氮化硅层N上的顶层氧化层2O；位于顶层氧化层2O上的控制栅CG；其中，底层氧化层1O的材料为Al2O3、Ta2O5或SiO2；和/或顶层氧化层2O的材料为Al2O3、Ta2O5或SiO2，但底层氧化层1O的材料和顶层氧化层2O的材料不能同时为SiO2。这样，关于底层氧化层1O和顶层氧化层2O的材料的组合就有8种，也即是本实施例的ONO结构也就有8种。本实施例中，底层氧化层1O、氮化硅层N和顶层氧化层2O的厚度的比例可以为1:(1～1.5):(1.5～2)，底层氧化层1O的厚度可以为较佳的为氮化硅层N的厚度可以为顶层氧化层2O的厚度可以为例如，底层氧化层1O的厚度为氮化硅层N的厚度为顶层氧化层2O的厚度为此外，请结合图2和图3，本实施例中还提供了一种ONO多晶硅间介质层结构的制备方法，其包括：步骤01：提供一具有浮栅的衬底；步骤02：在浮栅上沉积底层氧化层；具体的，可以采用原子层沉积法(ALD)来沉积Al2O3，或采用物理气相沉积或化学气相沉积法来沉积Ta2O5，或采用炉管热氧化工艺来沉积SiO2。步骤03：在底层氧化层上沉积氮化硅层；具体的，可以采用低压气相沉积法(LPCVD)来沉积氮化硅层。步骤04：在氮化硅层上沉积顶层氧化层；具体的，可以采用原子层沉积法来沉积Al2O3，或采用物理气相沉积或化学气相沉积法来沉积Ta2O5，或采用炉管热氧化工艺来沉积SiO2。步骤05：在氧化硅层上沉积控制栅。表一列出了热氧化SiO2，LPCVD氮化硅层、ALDAl2O3和Ta2O5的介电常数K、K的中位数和介电强度。薄膜材料相对介电常数kK的中位数介电强度(MV/cm)热氧化SiO23.8～3.93.91-10LPCVDSi3N47.0～7.67.33-10ALDAl2O38.7～1210.3～7Ta2O515～25201-6浮栅电压的计算公式为：VF＝(CCG*VCG+CD*VDS)/CT＝GCR*VCG+(CD/CT)*VDS其中，CT＝CCG+CFG+CS+CD，GCR＝(CCG*/CT)，CCG＝kA/d，k为IPD介质层厚度，A为电极面积，d为电极间距离。根据以上浮栅电压的计算公式和表一的数据，如果将SiO2替代成Al2O3，按照厚度和相对介电系数都取中位值估算，例如底层氧化硅厚度为55A，中间氮化硅厚度为60A，顶层氧化硅厚度为70A，则CCG电容提高约27％，若以Ta2O5计算，CCG电容提高39％，忽略CCG对总电容CT的影响，即计算出前者和后者相应的GCR分别提高了27％和39％。并且，通过比较介电强度，Al2O3和Ta2O5都可以与热氧化SiO2相匹配。虽然本发明已以较佳实施例揭示如上，然所述实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。当前第1页1 2 3