一种具有掩埋P型沟槽的高压超结MOSFET的制作方法

本实用新型属于半导体技术领域，尤其涉及一种具有掩埋P型沟槽的高压超结MOSFET。

背景技术：

普通VDMOS想要提高耐压，需要更高电阻率、更厚的Nepi，但这样会极大的增加导通电阻；超结MOSFET通过在器件内部引入深槽Trench结构，可以实现横向的Ppillar/Nepi耗尽，这样可以在很低电阻率的Nepi下，就实现很高耐压，并降低导通电阻。超结MOS由于引入的深槽Ppillar结构，存在两个明显问题。一是在零电位时，由于较大的结电容面积，输出电容Coss比VDMOS大很多；二是在一定电位时，Ppillar/Nepi横向耗尽，结电容面积迅速增加，输出电容Coss相比VDMOS急剧下降，这些因素导致在开关工作时，容易存在EMI问题。

技术实现要素：

本实用新型的目的是提供一种有效提升器件耐压、降低初始Coss并有效缓解Coss陡变效应的缓变输出电容的高压超结器件结构。

为实现上述目的，本实用新型采用如下技术方案：一种具有掩埋P型沟槽的高压超结MOSFET，包括低阻N型外延层，低阻N型外延层的下层设置N+衬底，低阻N型外延层顶部左、右两端均设有P柱槽，左、右两端P柱槽内均设有P柱，低阻N型外延层的上层设置高阻N型外延层，高阻N型外延层顶部的左、右两端设置P型体区，左端P型体区与左端的P柱上下相应间隔设置，右端P型体区与右端的P柱上下相应间隔设置，高阻N型外延层的上层设置正面电极。

所述P型体区(5)顶部内设N⁺源区(6)和P⁺。

所述正面电极包括栅极、包覆在栅极外侧的隔离介质和包覆在隔离介质外侧的源极金属。

本实用新型所述的一种具有掩埋P型沟槽的高压超结MOSFET，高阻N型外延层(高阻Nepi)会有效提升器件耐压；零电位时，P柱仍然处于浮空状态，此时结电容只由上层P型体区/高阻N型外延层(Pbody/高阻Nepi)决定，所以Coss很小，和VDMOS基本一致；由于降低了初始Coss，超结MOS的Coss陡变效应缓解了很多；这些会有效提升超结耐压并改善EMI效应。

附图说明

图1是本实用新型的结构示意图；

图2是本专利结构与常规超结MOS的输出电容对比；

图3是步骤1的结构示意图；

图4是步骤2的结构示意图；

图5是步骤3的结构示意图；

图6是步骤4的结构示意图；

图7是步骤5的结构示意图；

图8是步骤6的结构示意图；

图9是步骤7的结构示意图；

图中：N⁺衬底1、低阻N型外延层2、P柱3、高阻N型外延层4、P型体区5、N⁺源区6、隔离介质7、栅极多晶8、源极金属9、栅氧化层10。

具体实施方式

由图1所示的一种具有掩埋P型沟槽的高压超结MOSFET，包括低阻N型外延层2(Nepi 1)，低阻N型外延层2的下层设置N⁺衬底1(N⁺sub)，低阻N型外延层2顶部左、右两端均设有P柱槽，左、右两端P柱槽内均设有P柱3(Ppillar)，P柱3用于提升器件耐压，低阻N型外延层2的上层设置高阻N型外延层4(Nepi2)，高阻N型外延层4顶部的左、右两端均设置P型体区5(Pbody)，左端P型体区5与左端的P柱3上下相应间隔设置，高阻N型外延层4(Nepi2)的左端部位于左端P型体区5与左端的P柱3之间，右端P型体区5与右端的P柱3上下相应间隔设置，高阻N型外延层4(Nepi2)的右端部位于右端P型体区5与右端的P柱3之间，高阻N型外延层4的上层设置正面电极。

每个所述P型体区(5)顶部均内设N⁺源区(6)和P⁺。

所述正面电极包括栅极、包覆在栅极外侧(指上侧及外围)的隔离介质7和包覆在隔离介质7外侧(指上侧及外围)的源极金属9(Source Metal)。

本专利结构与常规超结MOS的输出电容对比如图2所示。

本实用新型所述的一种具有掩埋P型沟槽的高压超结MOSFET的制作方法包括如下步骤：

1.如图3所示，首先在N⁺衬底1(N⁺sub)上生长低阻N型外延层2(Nepi1)；

2.如图4所示，然后在低阻N型外延层2的顶部左右两端边沿进行超结深槽——P柱槽的刻蚀，P柱槽向下延伸至低阻N型外延层2底部(底端上侧)，并在两P柱槽填充P柱3(Ppillar)，两P柱3分别位于低阻N型外延层2的上部的左右两侧；

3.如图5所示，在低阻N型外延层2(Nepi 1)的上层生长高阻N型外延层4(Nepi2)，外延层厚度要精确控制，保证所需要的高阻N型外延层4(Nepi2)/P型体区5(Pbody)间距，高阻N型外延层4(Nepi2)位于低阻N型外延层2(Nepi1)以及两P柱3(Ppillar)的上侧；

4.如图6所示，进行JFET的注入，调节高阻N型外延层4(Nepi2)电阻率，降低JFET区电阻；

5.如图7所示，在高阻N型外延层4(Nepi2)上侧生长栅氧化层10(GATE oxide)和栅极多晶8(poly gate)，栅氧化层10(GATE oxide)和栅极多晶8(poly gate)共同构成栅极；

6.如图8所示，在高阻N型外延层4(Nepi2)的顶部进行P型体区5(Pbody)的自对准注入，由于栅极多晶的阻挡，P型体区(Pbody)只在高阻N型外延层4(Nepi2)的左右两端形成，作为超结MOS的体区，Pbody结深要进行控制，以便形成本专利结构，此时，两P型体区5(Pbody)分别位于高阻N型外延层4的顶部左右两侧；

7.如图9所示，在P型体区5的上表面进行N⁺源区的注入，N⁺源区未注满P型体区，留出一定区域以便注入P⁺，N⁺源区位于栅极下方的左右两侧；

8.淀积介质层——隔离介质7，作为栅极和源极金属的隔离。然后将隔离介质7的左右两侧均刻蚀出接触孔，接触孔位于P型体区上方，然后通过接触孔进行P⁺注入，最后淀积金属(源极金属9)形成正面电极，最终形成如图1所示的本专利结构。