一种碳化硅VDMOS器件的制作方法

发明属于功率半导体技术领域，涉及一种碳化硅VDMOS器件。

背景技术：

SiC(碳化硅)作为第三代宽禁带半导体材料，具有高的临界击穿电场，适合制造高压大功率半导体器件。在制作平面栅碳化硅VDMOS器件时，为了降低器件的JFET区电阻，常整体提高JFET区的掺杂剂量，通过减小JFET区的耗尽区宽度以增加JFET区的导电通路同时减小JFET区的单位面积电阻。

然而由于SiC自身的高临界击穿电场以及相对于二氧化硅更高的介电常数，致使SiC MOSFET在阻断状态下其栅氧化层承受高电场，且电场分布为从栅氧化层中心向源端急速递减。对于平面栅SiC MOSFET而言，JFET区掺杂剂量越高，栅氧化层在相同耐压下的最高电场也越高，通常认为栅氧化层上的最高电场大于3MV/cm时即不能保证MOSFET的长期可靠性工作，这一限制大大降低了JFET区掺杂剂量的上限。

技术实现要素：

本发明的目的，就是针对上述问题，提出一种具有低导通电阻的平面栅SiC VDMOS器件。

本发明的技术方案是：一种碳化硅VDMOS器件，包括栅极结构、源极结构、漏极结构、漂移区7和JFET区8。其中漂移区7位于漏极结构之上，源极结构位于漂移区7之上，源极结构之间形成JFET区8；

所述源极结构包括P型阱区3以及位于P型阱区上部的N型源区4和P型体接触区5，所述N型源区4和P型体接触区5共同引出端为源极；N型源区4远离P型体接触区5一侧与P型阱区3边缘之间形成沟道区；

所述栅极结构覆盖于沟道区和JFET区8之上，所述栅极结构包括栅绝缘层1和位于栅绝缘层上的多晶硅或金属栅区2，所述栅区2引出端为栅极；

所述漏极结构位于漂移区之下，包括N型漏区6，所述N型漏区6引出端为漏极；

其特征在是：

所述JFET区8的掺杂剂量从JFET区8和P型阱区3的接触面到JFET区8的中部逐渐降低。

进一步的，所述JFET区8从JFET区8和P型阱区3的接触面到JFET区8的中部依次形成1区、2区·······n区，其掺杂浓度按1区、2区·······n区的顺序递减，n≥2。

更进一步的，所述1区、2区·······n区的结深是变化的，其结深按1区、2区·······n区顺序递减。

本发明的有益效果为，相对于传统结构，本发明具有导通电阻低的优点，相对于JFET区整体掺杂的器件，在器件具有同等正向导通电阻的情况下本结构可降低阻断状态下栅氧化层电场峰值，提高器件可靠性。

附图说明

图1为实施例1的结构示意图；

图2为实施例2的结构示意图；

图3为实施例3的结构示意图。

具体实施方式

下面结合附图和实施例，详细描述本发明的技术方案：

实施例1

如图1所示，本实例为JFET区变化横向掺杂SiC功率MOSFET，包括栅极结构、源极结构、漏极结构、漂移区7和JFET区8。其中漂移区7位于漏极结构之上，源极结构位于漂移区7之上，源极结构之间形成JFET区8；

所述源极结构包括P型阱区3以及位于P型阱区上部的N型源区4和P型体接触区5，所述N型源区4和P型体接触区5共同引出端为源极；N型源区4远离P型体接触区5一侧与P型阱区3边缘之间形成沟道区；

所述栅极结构覆盖于沟道与JFET区8之上，所述栅极结构包括栅绝缘层1和位于栅绝缘层上的多晶硅或金属栅区2，所述栅区2引出端为栅极；

所述漏极结构位于漂移区之下，包括N型漏区6，所述N型漏区6引出端为漏极；

其特征是：

所述JFET区8的掺杂剂量在靠近JFET区8/P型阱区3界面处高，远离此界面处低。

本例的工作原理为：

新器件处于阻断状态时，JFET区靠近P型阱区处的高掺杂部分会抬其上栅氧化层中原本较低的电场，JFET区远离P型阱区处的低掺杂部分不会使其上栅氧化层中的电场过高，整个栅氧化层中的电场沿横向分布更加均匀；正向导通时，p阱边的重掺杂区会使JFET区内的耗尽区宽度缩短，这不仅展宽了电子的导通路径，同时未耗尽的高掺杂区还可作为电子导通的低阻通道，有效地降低了器件的导通电阻。

实施例2

如图2所示，本例与实施例1的结构基本相同，不同的地方是所述JFET区8从靠近JFET区8/P型阱区3界面到远离该界面形成1区、2区·······n区，其掺杂浓度按1区、2区·······n区顺序递减，n≥2。

与实施例1相比，本例中在工艺上更易实现。

实施例3

如图3所示，本例与实施例2的结构基本相同，不同的地方是所述1区、2区·······n区的结深是变化的，其结深按1区、2区·······n区顺序递减。

与实施例2相比，本例可简化JFET区离子注入工序。