本发明涉及一种半导体元件，且特别涉及一种双极型晶体管(bipolarjunctiontransistor；bjt)。
背景技术
晶体管是一种固态半导体元件，其具有体积小、效率高、寿命长以及速度快等优点。双极型晶体管为两个pn接面构成的晶体管。bjt能够放大讯号、有效地控制功率、可高速工作以及具有良好的耐久能力。因此，bjt广泛地被应用于电流的控制，像是作为控制直流电源负载的开关元件、模拟讯号放大器、三维双极性模拟(3dbipolarsimulation)、npn元件、以及交流频率响应(acfrequencyresponse)等等。
以射极为共同端时，集电极电流与基极电流的比值称为共射极电流增益(commonemittercurrentgain)，其为bjt作为讯号放大器的重要参数。一般而言，当集电极与基集之间的崩溃电压固定时，共射极电流增益反比于集电极与射极之间的崩溃电压。因此，难以同时提高共射极电流增益以及集电极与射极之间的崩溃电压。
技术实现要素：
本发明提供一种半导体元件，可共同地具有较高的共射极电流增益以及较高的集电极与射极之间的崩溃电压。
本发明的一实施例的半导体元件包括第一掺杂区、第二掺杂区以及第三掺杂区。第一掺杂区与第二掺杂区具有第一导电型，且第三掺杂区具有第二导电型。第一掺杂区、第二掺杂区以及第三掺杂区位于基底中。第二掺杂区位于第一掺杂区的一侧。第二掺杂区的俯视图案具有至少一凹部。第三掺杂区位于第一掺杂区与第二掺杂区之间。第三掺杂区的俯视图案具有对应至少一凹部的至少一凸部。
在本发明的一实施例中，上述的半导体元件还可包括阱区，其位于基底中。阱区的俯视图案位于第一掺杂区的俯视图案的内侧。阱区具有第二导电型。第二掺杂区与第三掺杂区位于阱区中。
在本发明的一实施例中，上述的半导体元件还可包括场区。场区位于基底中，且第二掺杂区与第三掺杂区位于场区中。
在本发明的一实施例中，上述的第一掺杂区的俯视图案与第三掺杂区的俯视图案可为封闭的环状图案。
在本发明的一实施例中，上述的第二掺杂区的俯视图案与第三掺杂区的俯视图案可均为对称的形状。
在本发明的一实施例中，上述的至少一凹部可包括多个凹部，且至少一凸部可包括多个凸部。多个凹部与多个凸部彼此对应设置。
在本发明的一实施例中，上述的至少一凹部的深度与第二掺杂区的俯视图案在第一方向上或第二方向上的边长的比值范围可为0.1至0.45。第一方向与第二方向交错。
在本发明的一实施例中，上述的第三掺杂区的俯视图案的内周长与外周长的比值范围可为1至2。内周长为第三掺杂区邻近第二掺杂区的边的周长，而外周长为第三掺杂区邻近第一掺杂区的边的周长。
在本发明的一实施例中，上述的半导体元件还可包括第一叠层结构与第二叠层结构。第一叠层结构位于基底上，且位于第一掺杂区与第三掺杂区之间。第一叠层结构可包括依序堆叠于基底上的第一绝缘层与第一导体结构。第二叠层结构位于基底上，且位于第二掺杂区与第三掺杂区之间。第二叠层结构可包括依序堆叠于基底上的第二绝缘层与第二导体结构。
在本发明的一实施例中，上述的第一导体结构还可包括依序堆叠于第一绝缘层上的第一多晶硅层与第一金属硅化物层。第二导体结构还可包括依序堆叠于第二绝缘层上的第二多晶硅层与第二金属硅化物层。半导体元件还可包括第一间隙壁与第二间隙壁。第一间隙壁位于第一叠层结构的侧壁，且第二间隙壁位于第二叠层结构的侧壁。
在本发明的一实施例中，上述的第一叠层结构的宽度与第二叠层结构的宽度的比值的范围可为0.5至1.5。
在本发明的一实施例中，上述的第二导体结构可与第二掺杂区电性连接，且第一导体结构可与第三掺杂区电性连接。
在本发明的一实施例中，上述的第一导体结构可与第一掺杂区电性连接，且第二导体结构可与第三掺杂区电性连接。
本发明的一实施例的半导体元件包括第一掺杂区、第二掺杂区、第三掺杂区、第一叠层结构以及第二叠层结构。第一掺杂区与第二掺杂区具有第一导电型，且第三掺杂区具有第二导电型。第一掺杂区、第二掺杂区以及第三掺杂区位于基底中。第二掺杂区位于第一掺杂区的一侧。第三掺杂区位于第一掺杂区与第二掺杂区之间。第一叠层结构与第二叠层结构位于基底上。第一叠层结构位于第一掺杂区与第三掺杂区之间。第一叠层结构包括依序堆叠于基底上的第一绝缘层与第一导体结构。第二叠层结构位于第二掺杂区与第三掺杂区之间。第二叠层结构包括依序堆叠于基底上的第二绝缘层与第二导体结构。
本发明的一实施例的半导体元件包括集电极、射极以及基极。集电极与射极具有第一导电型，且基极具有第二导电型。集电极、射极以及基极位于基底中。射极的俯视图案位于集电极的俯视图案的内侧，且射极的俯视图案具有多个凹部。基极位于集电极与射极之间，且基极的俯视图案具有对应于多个凹部的多个凸部。
基于上述，由于第二掺杂区的俯视图案具有至少一凹部，故第二掺杂区的面对第三掺杂区的一侧可具有较大的表面积。因此，半导体元件在运作时，有更多的载子可自第三掺杂区穿越至第二掺杂区，或由第二掺杂区穿越至第三掺杂区。如此一来，当半导体元件作为bjt时，可提高bjt的共射极电流增益。
此外，在一些实施例中，第一掺杂区与第三掺杂区之间的基底上可设置有第一叠层结构，且第二掺杂区与第三掺杂区之间的基底上可设置有第二叠层结构。通过施加电压至第一叠层结构，可改变第一掺杂区与第三掺杂区中的空间电荷区的宽度。如此一来，可藉此改变第一掺杂区与第三掺杂区之间的电场强度。相似地，可通过施加电压至第二叠层结构以改变第二掺杂区与第三掺杂区之间的电场强度。因此，通过调整第一掺杂区、第二掺杂区以及第三掺杂区中的空间电荷区的宽度，可提高第一掺杂区与第二掺杂区之间的崩溃电压。
为使本发明的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。
附图说明
图1a是依照本发明的一实施例的半导体元件的俯视示意图。
图1b是沿着图1a中的a-a’线的剖面放大示意图。
图2a至图2h是依照本发明的一实施例的半导体元件的制造流程的剖面示意图。
图3是图2d的俯视示意图。
图4是图2e的俯视示意图。
图5是依照本发明的另一实施例的半导体元件的俯视示意图。
【符号说明】
10、20、50：半导体元件
101、201：深阱区
102、202：第一掺杂区
104、204、504：第二掺杂区
106、206、506：第三掺杂区
108a、208a：第一叠层结构
108b、208b、508b：第二叠层结构
110a、210a：第一绝缘层
111a、211a：第一导体结构
110b、210b：第二绝缘层
111b、211b：第二导体结构
112a、212a：第一多晶硅层
112b、212b：第二多晶硅层
114a、214a：第一金属硅化物层
114b、214b：第二金属硅化物层
116a、216a：第一间隙壁
116b、216b：第二间隙壁
118、218：阱区
120、220：场区
121、221：隔离结构
203：硬掩模层
205：光刻胶层
210：绝缘层
212：多晶硅层
223：介电层
224：接触窗
b、b1：主体部
c：中心
d1、d2：深度
l1～l6：长度
p、p1、p2、p3：凸部
r、r1、r2、r3、e：凹部
s1：内周长
s2：外周长
w1～w4：宽度
x：第一方向
y：第二方向
具体实施方式
图1a是依照本发明的一实施例的半导体元件的俯视示意图。图1b是沿着图1a中的a-a’线的剖面放大示意图。
请同时参照图1a与图1b，本实施例的半导体元件10包括基底100。基底100可为半导体基底。半导体基底的材料可包括硅、锗、砷化镓、碳化硅、砷化铟或磷化铟等等。在一些实施例中，基底100可为硅基底，且基底100可经掺杂而具有第二导电型。在本实施例中，是以第一导电型为n型且第二导电型为p型为例进行说明。在其他实施例中，第一导电型可为p型，且此时第二导电型为n型。n型掺质例如是磷或砷；p型掺质例如是硼。
本实施例的半导体元件10还包括位于基底100中的第一掺杂区102、第二掺杂区104以及第三掺杂区106。第一掺杂区102以及第二掺杂区104具有第一导电型；而第三掺杂区106具有第二导电型。在一些实施例中，基底100中具有第一导电型的深阱区101，以使第一掺杂区102、第二掺杂区104以及第三掺杂区106位于深阱区101中。请参照图1a，第三掺杂区106位于第一掺杂区102与第二掺杂区104之间。换言之，第一掺杂区102与第二掺杂区104位于第三掺杂区106的两侧。在本实施例中，半导体元件10可作为bjt。特别来说，第一掺杂区102可作为集电极；第二掺杂区104可作为射极；而第三掺杂区106可作为基极。在一些实施例中，第一掺杂区102、第二掺杂区104与第三掺杂区106的掺杂浓度的范围可分别在1014/cm3至1016/cm3之间。请参照图1a，在一实施例中，从俯视图来看，第三掺杂区106在第一掺杂区102之内；第二掺杂区104在第三掺杂区106之内。换言之，从俯视图来看，由内而外，为第二掺杂区104、第三掺杂区106以及第一掺杂区102。在一些示例实施例中，从俯视图来看，第一掺杂区102的图案、第二掺杂区104的图案与第三掺杂区106的图案皆可为对称的形状，但不以此为限。
在本发明的一些示例实施例中，从俯视图来看，第一掺杂区102的图案可为封闭的环状图案，其环绕在第三掺杂区106周围；而第三掺杂区106环绕在第二掺杂区104周围。第一掺杂区102的图案例如是封闭的矩形或封闭的圆形。
在本发明的一些实施例中，从俯视图来看，第三掺杂区106也为封闭的形状。在一些示例实施例中，从俯视图来看，第三掺杂区106包括主体部b与凸部p。主体部b可以是一个环状图案。主体部b的图案例如是封闭的矩形或封闭的圆形。主体部b可以是与第一掺杂区102具有同心的图案。凸部p与主体部b连接，且向半导体元件10的内部(例如是半导体元件10的中心c)延伸。第三掺杂区106可以具有一或多个凸部p。在一些示例实施例中，主体部b的图案例如是封闭的正方形环，第三掺杂区106可以具有4个凸部p，分别设置在第三掺杂区106的四个边上。4个凸部p可以两两相对应设置，使第三掺杂区106成一个对称结构。在一示例实施例中，4个凸部p中的两个凸部p1可以设置在第一方向x上；4个凸部p中的另外两个凸部p2可以设置在第二方向y上。在一些实施例中，第一方向x可与第二方向y垂直。4个凸部p的形状、面积可以是相同或相异。在一些实施例中，每一个凸部p的形状例如是正方形或圆形。每一个凸部p的顶角θ可以是约90度角或是圆角。
在本发明的一些实施例中，从俯视图来看，第二掺杂区104在第三掺杂区106之内。换言之，第二掺杂区104在主体部b所围的区域内，第二掺杂区104的俯视图案具有与凸部p对应的凹部r。在一些例示实施例中，在一示例实施例中，4个凹部r中的两个凹部r1可以设置在第一方向x上；4个凹部r中的另外两个凹部r2可以设置在第二方向y上。在一些实施例中，若不考虑凹部r，第二掺杂区104的轮廓大致呈矩形或是方形。若考虑凹部r，第二掺杂区104的整体轮廓大致呈类x形。
在一些实施例中，从俯视图来看，凹部r1的深度d1与第二掺杂区104在第一方向x上的长度l1的比值(深度d1/长度l1)范围可为0.1至0.45。相似地，凹部r2的深度d2与第二掺杂区104在第二方向y上的长度l2的比值(深度d2/长度l2)范围也可为0.1至0.45。此外，凹部r的宽度w1与第二掺杂区104在第二方向y上的长度l2的比值范围(宽度w1/长度l2)为0.1至0.8。相似地，凹部r2的宽度w2与第二掺杂区104在第一方向x上的长度l1的比值范围(宽度w2/长度l1)为0.1至0.8。在一实施例中，在第一方向x上，凸部p2的长度l5与第三掺杂区106的长度l6的比值(长度l5/长度l6)范围可为0.1至0.45。在第二方向y上，凸部p1的长度l3与第三掺杂区106的长度l4的比值(长度l3/长度l4)范围也可为0.1至0.45。凹部r1与凹部r2可以相同或相异。换言之，d1与d2可以相同或相异；w1与w2可以相同或相异。在本发明的一些实施例中，4个凹部r可以两两相对应设置，使第二掺杂区104成一个对称结构。
从另一方面来说，从俯视图来看，第三掺杂区106与第二叠层结构108b邻近(或与第二掺杂区104邻近)的边的周长称为内周长s1；第三掺杂区106与第一叠层结构108a邻近(或与第一掺杂区102邻近)的边的周长称为外周长s2。由于第三掺杂区106具有凸部p，因此其增加了第三掺杂区106的内周长s1的总长度，使内周长s1的总长度与外周长s2的总长度的差异减小。换言之，内周长s1的总长度可以小于、等于或大于外周长s2的总长度。在一些实施例中，内周长s1/外周长s2的范围例如是1.00至1.5。在另一些实施例中，内周长s1/外周长s2的范围例如是1.0至2.0。
通过设置凸部p与凹部r，可增加第三掺杂区106面对第二掺杂区104的一侧的表面积。如此一来，可使半导体元件10在运作时，有更多的载子可自第三掺杂区106穿越至第二掺杂区104，或由第二掺杂区104穿越至第三掺杂区106。当半导体元件10作为bjt时，可藉此提高bjt的共射极电流增益。
在本实施例中，第二掺杂区104的俯视图案可以具有4个凹部r；第三掺杂区106可以具有4个凸部p。然而，所属领域中具有通常知识者可依照设计需求调整凹部r及其对应的凸部p的数量、形状及彼此的相对位置关系，本发明并不以此为限。
在本实施例中，半导体元件10还可包括第一叠层结构108a与第二叠层结构108b。第一叠层结构108a与第二叠层结构108b位于基底100上。第一叠层结构108a位于第一掺杂区102与第三掺杂区106之间。第二叠层结构108b位于第二掺杂区104与第三掺杂区106之间。第一叠层结构108a可包括依序堆叠于基底100上的第一绝缘层110a与第一导体结构111a。在一些实施例中，第一导体结构111a可以是单层，例如是第一多晶硅层112a。在另一些实施例中，第一导体结构111a可以是双层，例如是包括依序堆叠于第一绝缘层110a的第一多晶硅层112a与第一金属硅化物层114a。
相似地，第二叠层结构108b可包括依序堆叠于基底100上的第二绝缘层110b与第二导体结构111b。在一些实施例中，第二导体结构111b可以是单层，例如是第二多晶硅层112b。在一些实施例中，第二导体结构111b可以是双层，例如是包括依序堆叠于第二绝缘层110b上的第二多晶硅层112b与第二金属硅化物层114b。第一金属硅化物层114a与第二金属硅化物层114b的材料可包括硅化钨、硅化钛、硅化钴、硅化镍或其组合。此外，在一些实施例中，第一叠层结构108a的宽度w3与第二叠层结构108b的宽度w4的比值范围(宽度w3/宽度w4)为0.5至2。在其他实施例中，第一叠层结构108a的宽度w3与第二叠层结构108b的宽度w4的比值范围(宽度w3/宽度w4)也可为0.5至1.5。
此外，半导体元件10还可包括第一间隙壁116a与第二间隙壁116b。第一间隙壁116a位于第一叠层结构108a的侧壁。第二间隙壁116b位于第二叠层结构108b的侧壁。为简洁起见，图1a省略绘示第一间隙壁116a与第二间隙壁116b。第一间隙壁116a与第二间隙壁116b的材料可包括氧化硅、氮氧化硅或其组合。
在一些实施例中，第一掺杂区102与第三掺杂区106中的空间电荷区(spacechargeregion)的宽度可通过施加电压至第一叠层结构108a来改变。如此一来，可改变第一掺杂区102与第三掺杂区106之间的电场强度。相似地，第二掺杂区104与第三掺杂区106之间的电场强度可通过施加电压至第二叠层结构108b而改变。因此，通过施加电压至第一叠层结构108a与第二叠层结构108b，可提高第一掺杂区102与第二掺杂区104之间的崩溃电压。在一些实施例中，第二导体结构111b可与第二掺杂区104电性连接，且第一导体结构111a可与第三掺杂区106电性连接。如此一来，可使半导体元件10作为bjt时，有更多的载子可穿越第二掺杂区104与第三掺杂区106之间的界面，故可提高bjt的共射极电流增益。在另一些实施例中，第一导体结构111a可与第一掺杂区102电性连接，且第二导体结构111b可与第三掺杂区106电性连接。如此一来，当半导体元件10作为bjt时，也可提高bjt的共射极电流增益。
请参照图1b，在一些实施例中，半导体元件10还可包括具有第二导电型的阱区118。阱区118位于基底100中。以俯视图来看，阱区118位于第一掺杂区102的内侧，且第二掺杂区104与第三掺杂区106位于阱区118中。此外，半导体元件10还可包括具有第二导电型的场区120。场区120可位于阱区118中。此外，第二掺杂区104与第三掺杂区106可位于场区120中。在一些实施例中，阱区118与场区120的掺杂浓度的范围分别可在1011/cm3至1014/cm3之间。再者，半导体元件10还可包括隔离结构121。隔离结构121位于第一掺杂区102的外围，且覆盖基底100的表面以及深阱区101。隔离结构121可以是局部区域氧化层(locos)或是浅沟槽隔离(sti)结构。
图2a至图2g是依照本发明的一实施例的半导体元件的制造流程的剖面示意图。图3是图2d的俯视示意图。图4是图2e的俯视示意图。
本实施例的半导体元件的制造流程包括下列步骤。须注意的是，在以下的说明中，与图1a及图1b所示的标号相似者代表相同或相似的构件(例如是基底100与基底200)。
请参照图2a，在基底200中形成深阱区201。基底200可掺杂具有第二导电型的掺质，而深阱区201可掺杂具有第一导电型的掺质。接着，可在深阱区201中形成阱区218。阱区218可掺杂具有第二导电型的掺质。形成深阱区201与阱区218的方法可包括离子注入法。在一些实施例中，形成深阱区201所使用的离子注入的剂量范围可为1011/cm3至1014/cm3，且离子注入的能量范围可为2kev至200kev。相似地，形成阱区218所使用的掺杂质的浓度范围也可为1011/cm3至1014/cm3，且离子注入的能量范围也可为2kev至200kev。
请参照图2b，在基底200上形成隔离结构221。隔离结构221覆盖部分深阱区201以及基底200的表面。隔离结构221的形成方法可包括在基底200上形成覆盖部分深阱区201的硬掩模层203。随后，进行局部区域氧化工艺，以在硬掩模层203暴露出的基底200上形成隔离结构221。然而，本发明并不以此为限。
请参照图2c，可在硬掩模层203上形成光刻胶层205，以覆盖阱区218以外的基底200。接着，可以光刻胶层205为掩模进行离子布植，以在阱区218中形成场区220。在一些实施例中，形成场区220所使用的离注入的剂量范围可为1011/cm3至1014/cm3，且离子注入的能量范围可为2kev至200kev。随后，可去除光刻胶层205与硬掩模层203。
请同时参照图2d与图3，可在基底200上依序形成绝缘材料层与多晶硅材料层，且随后图案化绝缘材料层与多晶硅材料层，以形成绝缘层210与多晶硅层212。绝缘层210可包括第一绝缘层210a与第二绝缘层210b，且多晶硅层212可包括第一多晶硅层212a与第二多晶硅层212b。在一些实施例中，第一绝缘层210a与第一多晶硅层212a构成第一叠层结构208a。第二绝缘层210b与第二多晶硅层212b构成第二叠层结构208b。
从俯视图来看，第一叠层结构208a可覆盖部分的深阱区201与部分的场区220。第二叠层结构208b位于第一叠层结构208a的内侧(如图3所示)。而且，第二叠层结构208b的俯视图案可具有凹部e(如图3所示)，且此凹部e的开口朝向第一叠层结构208a。在本实施例中，第二叠层结构208b的俯视图案可具有4个凹部e。然而，所属领域中具有通常知识者可依照设计需求调整第二叠层结构208b的凹部e的数量、形状及彼此的相对位置关系，本发明并不以此为限。
请参照图2e，进行离子注入，以形成第一掺杂区202、第二掺杂区204以及第三掺杂区206。特别来说，第一掺杂区202具有第一导电型，其形成于第一叠层结构208a与隔离结构221之间的场区220中。在一些实施例中，形成第一掺杂区202所使用的离子注入的剂量范围可为1011/cm3至1016/cm3，且离子注入的能量范围可为2kev至200kev。第二掺杂区204具有第一导电型，其形成于第二叠层结构208b的内侧的场区220中。在一些实施例中，形成第二掺杂区204所使用的离子注入的剂量范围可为1011/cm3至1016/cm3，且离子注入的能量范围可为2kev至200kev。第三掺杂区206具有第二导电型，其形成于第一叠层结构208a与第二叠层结构208b之间的场区220中。在一些实施例中，形成第三掺杂区206所使用的离子注入的剂量范围可为1011/cm3至1016/cm3，且离子注入的能量范围可为2kev至200kev。
请参照图4，第三掺杂区206具有凸部p。此凸部p与第二叠层结构208b的凹部e彼此对应。对应地，第二掺杂区204经形成以具有凹部r。此凹部r也与第二叠层结构208b的凹部e(如图3所示)对应。须注意的是，凸部p与凹部r的尺寸分别与第三掺杂区206及第二掺杂区204的尺寸的关系已于图1a所示的实施例中详细的说明，在此则不再赘述。
请参照图2f，在一些实施例中，可在第一叠层结构208a的侧壁形成第一间隙壁216a，且在第二叠层结构208b的侧壁形成第二间隙壁216b。随后，可在第一多晶硅层212a上形成第一金属硅化物层214a，且在第二多晶硅层212b上形成第二金属硅化物层214b。在第一绝缘层210a上的第一多晶硅层212a与第一金属硅化物层214a构成第一导体结构211a，而在第二绝缘层210b上的第二多晶硅层212b与第二金属硅化物层214b构成第二导体结构211b。换言之，在这些实施例中，第一导体结构211a为双层结构，且第二导体结构211b也为双层结构。在其他实施例中，第一导体结构211a可为单层结构，例如是第一多晶硅层212a。相似地，第二导体结构211b可为单层结构，例如是第二多晶硅层212b。形成第一间隙壁216a与第二间隙壁216b的方法可包括在基底200上共形地形成材料层。接着，对此材料层进行回蚀刻工艺，以形成第一间隙壁216a与第二间隙壁216b。此外，可通过自动对准金属硅化物(self-alignedsilicide；salicide)工艺来形成第一金属硅化物层214a与第二金属硅化物层214b。
请参照图2g，可在基底200上形成介电层223。在一些实施例中，介电层223的材料可包括氧化硅、氮化硅或其他低介电常数的介电材料(例如是介电常数小于4)。介电层223可具有暴露出第一掺杂区202、第二掺杂区204、第三掺杂区206、第一叠层结构208a以及第二叠层结构208b的多个接触窗孔。接着，可在多个接触窗孔中形成多个接触窗224。接触窗224的材料可为导体材料，例如是金属、合金或金属化合物。之后，再形成金属内连线。
在本实施例中，请参照图2g，金属内连线可经形成以使第二叠层结构208b的第二导体结构211b与第二掺杂区204电性连接，且使第一叠层结构208a的第一导体结构211a与第一掺杂区202电性连接。在另一些实施例中，请参照图2h，金属内连线可经形成以使第一叠层结构208a的第一导体结构211a与第一掺杂区202电性连接，且/或使第二叠层结构208b的第二导体结构211b与第三掺杂区206电性连接。
至此，已形成半导体元件20。在一些实施例中，半导体元件20可作为bjt。特别来说，第一掺杂区202可作为bjt的集电极、第二掺杂区204可作为bjt的射极且第三掺杂区206可作为bjt的基极。
图5是依照本发明的另一实施例的半导体元件的俯视示意图。
请参照图5，本实施例的半导体元件50与图1a及图1b所示的半导体元件10相似。以下将针对半导体元件50与半导体元件10相异处进行描述，相同或相似处则不再赘述。半导体元件50的第三掺杂区506包括主体部b3与凸部p3。在本实施例中，第三掺杂区506可以具有8个凸部p3。特别来说，第三掺杂区506的每一边上设置有2个凸部p3，且彼此相向的4个凸部对应设置，以使第三掺杂区506形成一个对称结构。在第三掺杂区506的每一边上，2个凸部p3的宽度的总和与第三掺杂区506的边长的比值可大于0且小于或等于2。对应地，第二掺杂区504的俯视图案具有与凸部p3对应的8个凹部r3。此外，位于第二掺杂区504与第三掺杂区506之间的第二叠层结构508b也具有对应于凸部p3的8个凹部。
综上所述，由于第二掺杂区的俯视图案具有至少一凹部，故第二掺杂区的面对第三掺杂区的一侧可具有较大的表面积。因此，半导体元件在运作时，有更多的载子可自第三掺杂区穿越至第二掺杂区，或由第二掺杂区穿越至第三掺杂区。如此一来，当半导体元件作为bjt时，可提高bjt的共射极电流增益。
此外，在一些实施例中，第一掺杂区与第三掺杂区之间的基底上可设置有第一叠层结构，且第二掺杂区与第三掺杂区之间的基底上可设置有第二叠层结构。通过施加电压至第一叠层结构，可改变第一掺杂区与第三掺杂区中的空间电荷区的宽度。如此一来，可改变第一掺杂区与第三掺杂区之间的电场强度。相似地，可通过施加电压至第二叠层结构以改变第二掺杂区与第三掺杂区之间的电场强度。因此，通过调整第一掺杂区、第二掺杂区以及第三掺杂区中的空间电荷区的宽度，可提高第一掺杂区与第二掺杂区之间的崩溃电压。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。