半导体装置以及制造方法与流程

本申请涉及半导体技术领域，特别涉及一种半导体装置以及制造方法。

背景技术

随着mosfet(metaloxidesemiconductorfieldeffecttransistor，金属氧化物半导体场效应晶体管)器件的尺寸逐渐减小，短沟道效应(theshortchanneleffect，简称为sce)成为一个关键问题。finfet(finfieldeffecttransistor，鳍片式场效应晶体管)器件对沟道电荷显示出比较好的栅极控制能力，从而可以进一步缩小cmos(complementarymetaloxidesemiconductor，互补金属氧化物半导体)器件的尺寸。

目前，为了防止finfet器件的源极和漏极穿通，需要向半导体鳍片执行抗穿通注入(theanti-punchthroughimplantation)，以在源极和漏极下方形成抗穿通区域。但是，现有的在源漏区下方的抗穿通注入有可能会增大漏电流和寄生电容，降低器件性能。

技术实现要素：

本申请的发明人发现，现有的在源漏区下方的抗穿通注入有可能会增大漏电流和寄生电容，降低器件性能。

因此，本申请的发明人针对上述问题中的至少一个问题提出了一种新的技术方案。

本申请的一个实施例的目的之一是：提供一种半导体装置的制造方法，使得抗穿通区域尽量不形成在源极区域或漏极区域的下方。

根据本申请的第一方面，提供了一种半导体装置的制造方法，包括：提供半导体结构，所述半导体结构包括：衬底，在所述衬底上的半导体鳍片，以及在所述半导体鳍片上的伪栅极结构，所述伪栅极结构包括：在所述半导体鳍片表面上的伪栅极电介质层和在所述伪栅极电介质层上的伪栅极；在所述半导体结构上形成层间电介质层；对形成所述层间电介质层之后的半导体结构执行平坦化，以露出所述伪栅极的上表面；以及经由所述伪栅极对所述半导体鳍片执行第一掺杂，以在所述半导体鳍片中形成抗穿通区域。

在一个实施例中，所述第一掺杂为离子注入工艺。

在一个实施例中，所述半导体鳍片的导电类型为p型，所述离子注入工艺的掺杂物为p型掺杂物，注入能量为20kev至70kev，注入剂量为1.0×10¹³atom/cm²至5.0×10¹⁴atom/cm²。

在一个实施例中，所述半导体鳍片的导电类型为n型，所述离子注入工艺的掺杂物为n型掺杂物，注入能量为130kev至250kev，注入剂量为1.0×10¹³atom/cm²至3.0×10¹⁴atom/cm²。

在一个实施例中，在执行所述第一掺杂之前，所述方法还包括：刻蚀所述伪栅极以对所述伪栅极进行减薄处理。

在一个实施例中，所述半导体鳍片的导电类型为p型，所述离子注入工艺的掺杂物为p型掺杂物，注入能量为16kev至50kev，注入剂量为1.0×10¹³atom/cm²至5.0×10¹⁴atom/cm²。

在一个实施例中，所述半导体鳍片的导电类型为n型，所述离子注入工艺的掺杂物为n型掺杂物，注入能量为110kev至200kev，注入剂量为1.0×10¹³atom/cm²至3.0×10¹⁴atom/cm²。

在一个实施例中，在执行所述第一掺杂之后，所述方法还包括：对所述半导体结构执行退火处理。

在一个实施例中，所述退火处理包括：尖峰退火或激光退火。

在一个实施例中，所述尖峰退火的温度范围为850℃至1000℃；或者，所述激光退火的温度范围为1000℃至1200℃。

在一个实施例中，在形成所述层间电介质层之前，所述方法还包括：在所述伪栅极结构的两侧形成至少部分地位于所述半导体鳍片中的源极和漏极；其中，在形成所述抗穿通区域的过程中，所述抗穿通区域形成在所述源极和所述漏极之间且分别与所述源极和所述漏极间隔开。

在一个实施例中，在形成所述层间电介质层之前，所述方法还包括：对所述源极和所述漏极执行第二掺杂，以增加所述源极和所述漏极的掺杂浓度。

在一个实施例中，在提供所述半导体结构的过程中，所述半导体结构还包括：在所述衬底上且在所述半导体鳍片周围的沟槽隔离部；其中，所述抗穿通区域低于所述沟槽隔离部的上表面。

在一个实施例中，所述抗穿通区域与所述沟槽隔离部的上表面的垂直距离为至

在一个实施例中，在提供半导体结构的步骤中，所述伪栅极结构还包括：在所述伪栅极上的伪栅极硬掩模层；其中，在对形成所述层间电介质层之后的半导体结构执行平坦化的步骤中，去除了所述层间电介质层的一部分和所述伪栅极硬掩模层的至少一部分以露出所述伪栅极的上表面。

在一个实施例中，所述方法还包括：去除所述伪栅极和所述伪栅极电介质层以露出所述半导体鳍片表面的一部分；以及在所述半导体鳍片所露出的表面上形成栅极结构，所述栅极结构包括：在所述半导体鳍片的表面上的栅极电介质层和在所述栅极电介质层上的栅极。

本申请提供了一种半导体装置的制造方法。在该制造方法中，经由伪栅极向半导体鳍片执行第一掺杂，以在半导体鳍片中形成抗穿通区域，使得该抗穿通区域形成在伪栅极的下方，而尽量不会形成在源极区域或漏极区域的下方，因而可以减小器件的漏电流和寄生电容，从而可以提高器件性能。

进一步地，在执行第一掺杂之前，通过刻蚀伪栅极以对伪栅极进行减薄处理，可以减小后续第一掺杂的掺杂能量，便于实施掺杂工艺。

根据本申请的第二方面，提供了一种半导体装置，包括：衬底；在所述衬底上的半导体鳍片，其中在所述半导体鳍片中形成有抗穿通区域；在所述半导体鳍片上的栅极结构，所述抗穿通区域位于所述栅极结构的下方；在所述衬底之上且包围所述栅极结构的层间电介质层；以及在所述栅极结构的两侧且至少部分地位于所述半导体鳍片中的源极和漏极；其中，所述抗穿通区域位于所述源极和所述漏极之间且分别与所述源极和所述漏极间隔开。

在一个实施例中，所述半导体装置还包括：在所述衬底上且在所述半导体鳍片周围的沟槽隔离部；其中，所述抗穿通区域低于所述沟槽隔离部的上表面。

在一个实施例中，所述抗穿通区域与所述沟槽隔离部的上表面的垂直距离为至

在一个实施例中，所述栅极结构包括：在所述半导体鳍片的表面上的栅极电介质层和在所述栅极电介质层上的栅极。

在上述半导体装置中，抗穿通区域形成在源极和漏极之间，且与源极和漏极间隔开，可以防止源极和漏极穿通，而且可以减小器件的漏电流和寄生电容，从而可以提高器件性能。

通过以下参照附图对本申请的示例性实施例的详细描述，本申请的其它特征及其优点将会变得清楚。

附图说明

构成说明书的一部分的附图描述了本申请的实施例，并且连同说明书一起用于解释本申请的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本申请，其中：

图1a是示意性地示出现有技术中的半导体装置的制造过程中一个阶段的结构的横截面图。

图1b是示意性地示出图1a中的结构沿着线a-a’截取的横截面图。

图1c是示意性地示出现有技术中的半导体装置的制造过程中一个阶段的结构的横截面图。

图1d是示意性地示出现有技术中的半导体装置的制造过程中一个阶段的结构的横截面图。

图1e是示意性地示出图1d中的结构沿着线b-b’截取的横截面图。

图2是示出根据本申请一个实施例的半导体装置的制造方法的流程图。

图3是示意性地示出根据本申请一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图4是示意性地示出根据本申请一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图5是示意性地示出根据本申请一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图6a是示意性地示出根据本申请一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图6b是示意性地示出图6a中的结构沿着线c-c’截取的横截面图。

图7是示意性地示出根据本申请一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图8是示意性地示出根据本申请一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图9是示意性地示出根据本申请一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图10a是示意性地示出根据本申请一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图10b是示意性地示出图10a中的结构沿着线d-d’截取的横截面图。

图11a是示意性地示出根据本申请一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图11b是示意性地示出图11a中的结构沿着线e-e’截取的横截面图。

图12是示意性地示出根据本申请一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图13是示意性地示出根据本申请一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图14是示意性地示出根据本申请一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图15是示意性地示出根据本申请一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图16a是示意性地示出根据本申请一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。

图16b是示意性地示出图16a中的结构沿着线f-f’截取的横截面图。

具体实施方式

现在将参照附图来详细描述本申请的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。

同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本申请及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

图1a至图1e是示意性地示出现有技术中的半导体装置的制造过程中若干阶段的结构的横截面图。

首先，如图1a和图1b所示，提供半导体结构，该半导体结构包括半导体鳍片11、在半导体鳍片11上的硬掩模层12、以及在半导体鳍片11周围的sti(shallowtrenchisolation，浅沟槽隔离)13。然后对sti13进行离子注入，该离子注入会横向蔓延注入到半导体鳍片11中，从而造成在半导体鳍片11中执行抗穿通注入(也可以称为沟道停止注入)，在半导体鳍片中形成抗穿通区域111。

接下来，如图1c所示，在半导体鳍片上形成伪栅极结构14，该伪栅极结构14可以包括：在半导体鳍片11表面上的伪栅极电介质层141，在该伪栅极电介质层141上的伪栅极142，在该伪栅极142上的硬掩模层143，以及在伪栅极142侧面上的间隔物144。

接下来，如图1d和图1e所示，通过刻蚀和外延工艺形成至少部分位于半导体鳍片中的源极15和漏极16。如图1d和图1e所示，抗穿通区域111形成在源极15和漏极16的下方。

本申请的发明人发现，在上面的制造过程中，在半导体鳍片中形成的抗穿通区域位于源极15和漏极16的下方，并且(尤其是在重掺杂的情况下)很容易与源极和漏极有接触(例如可以分别与源极和漏极邻接，从而形成pn结)，如图1d和图1e所示，这将会增大器件(尤其是高阈值电压器件)的漏电流和寄生电容，降低器件性能。

图2是示出根据本申请一个实施例的半导体装置的制造方法的流程图。

在步骤s201，提供半导体结构，该半导体结构包括：衬底，在该衬底上的半导体鳍片，以及在该半导体鳍片上的伪栅极结构，该伪栅极结构包括：在该半导体鳍片表面上的伪栅极电介质层和在该伪栅极电介质层上的伪栅极。

在步骤s202，在半导体结构上形成层间电介质层。

在步骤s203，对形成层间电介质层之后的半导体结构执行平坦化，以露出伪栅极的上表面。

在步骤s204，经由伪栅极对半导体鳍片执行第一掺杂，以在半导体鳍片中形成抗穿通区域。

上述实施例提供了一种半导体装置的制造方法。在该制造方法中，经由伪栅极向半导体鳍片执行第一掺杂，以在半导体鳍片中形成抗穿通区域，使得该抗穿通区域形成在伪栅极的下方，而尽量不会形成在(在有源极区域和漏极区域的情况下)源极区域或漏极区域的下方，因而不会与源极区域和漏极区域有接触，因此可以减小器件的漏电流和寄生电容，从而可以提高器件性能。

在一个实施例中，在形成层间电介质层之前，所述制造方法还可以包括：在伪栅极结构的两侧形成至少部分地位于半导体鳍片中的源极和漏极。其中，在形成抗穿通区域的过程中，该抗穿通区域形成在该源极和该漏极之间且分别与该源极和该漏极间隔开。在该实施例中，该抗穿通区域形成在源极和漏极之间，且与源极和漏极间隔开，因而不会与源极或漏极有接触，因此可以防止源极和漏极穿通，而且可以减小器件的漏电流和寄生电容，从而可以提高器件性能。

在本申请的一些实施例中，上述第一掺杂可以为离子注入工艺。

在一个实施例中，该半导体鳍片的导电类型可以为p型(即可以在半导体鳍片上形成nmos(n-channelmetaloxidesemiconductor，n沟道金属氧化物半导体)器件)。上述离子注入工艺的掺杂物为p型掺杂物(例如硼(b)或氟化硼(bf2))，注入能量可以为20kev至70kev(例如40kev或60kev等)，注入剂量可以为1.0×10¹³atom/cm²至5.0×10¹⁴atom/cm²(例如5.0×10¹³atom/cm²或1.0×10¹⁴atom/cm²等)。

在另一个实施例中，该半导体鳍片的导电类型可以为n型(可以在半导体鳍片上形成pmos(p-channelmetaloxidesemiconductor，p沟道金属氧化物半导体)器件)。上述离子注入工艺的掺杂物为n型掺杂物(例如砷(as)或磷(p))，注入能量可以为130kev至250kev(例如200kev或230kev等)，注入剂量可以为1.0×10¹³atom/cm²至3.0×10¹⁴atom/cm²(例如5.0×10¹³atom/cm²或2.0×10¹⁴atom/cm²等)。

在本申请的一些实施例中，在执行第一掺杂之前，所述制造方法还可以包括：刻蚀伪栅极以对该伪栅极进行减薄处理。通过该减薄处理，可以减小后续第一掺杂的掺杂能量(例如离子注入的能量)，便于实施掺杂工艺。

在一个实施例中，该半导体鳍片的导电类型可以为p型。在对伪栅极进行减薄处理后，用作第一掺杂的离子注入工艺的掺杂物为p型掺杂物(例如b或bf2)，注入能量可以为16kev至50kev(20kev、或30kev等)，注入剂量可以为1.0×10¹³atom/cm²至5.0×10¹⁴atom/cm²(例如5.0×10¹³atom/cm²或1.0×10¹⁴atom/cm²等)。

在另一个实施例中，该半导体鳍片的导电类型可以为n型。在对伪栅极进行减薄处理后，用作第一掺杂的离子注入工艺的掺杂物为n型掺杂物(例如as或p)，注入能量可以为110kev至200kev(例如130kev或160kev等)，注入剂量可以为1.0×10¹³atom/cm²至3.0×10¹⁴atom/cm²(例如5.0×10¹³atom/cm²或2.0×10¹⁴atom/cm²等)。

图3至图5、图6a至图6b、图7至图9、图10a至图10b、图11a至图11b、图12至图15、以及图16a至图16b是示意性地示出根据本申请一个实施例的半导体装置的制造过程中若干阶段的结构的横截面图。下面结合这些附图详细描述根据本申请一个实施例的半导体装置的制造过程。

首先，提供半导体结构。关于该提供半导体结构的步骤结合参考图3至图5、图6a至图6b以及图7来描述。

例如，如图3所示，提供初始结构，该初始结构包括：衬底(例如硅衬底)30、在该衬底30上的半导体鳍片31、以及在该半导体鳍片上的鳍片硬掩模层(例如氮化硅)32。在该半导体鳍片周围形成有沟槽36。可选地，该初始结构还可以包括：在半导体鳍片31和鳍片硬掩模层32之间的缓冲层(图中未示出)。例如该缓冲层可以为二氧化硅。

关于该初始结构的形成步骤可以包括：提供半导体衬底，在该半导体衬底之上形成图案化的鳍片硬掩模层(例如可以先在半导体鳍片上形成缓冲层，然后在缓冲层上形成图案化的鳍片硬掩模层)；以该鳍片硬掩模层作为掩模，刻蚀该半导体衬底，从而形成半导体鳍片。

需要说明的是，图3中的虚线仅是为了示出和说明的方便，实际中并不一定存在这样的虚线，以下附图类似。

然后，如图3所示，在该初始结构上沉积衬垫绝缘物层(例如二氧化硅)33。

接下来，如图4所示，例如通过fcvd工艺在图3所示的结构上沉积沟槽绝缘物层(例如二氧化硅)34。可选地，然后对该沟槽绝缘物层34执行平坦化(例如cmp(chemicalmechanicalplanarization，化学机械平坦化))。

接下来，如图5所示，对沟槽绝缘物层34执行刻蚀以露出半导体鳍片31的一部分，例如可以使得该半导体鳍片的露出部分达到需要的目标高度。该刻蚀还去除了衬垫绝缘物层34的一部分。在该刻蚀步骤后，半导体鳍片31周围形成了沟槽隔离部，该沟槽隔离部包括：在半导体鳍片周围的沟槽36和部分地填充该沟槽36的沟槽绝缘物层34。该沟槽隔离部可以为sti。

接下来，如图6a和图6b所示，去除鳍片硬掩模层32。可选地，在半导体鳍片和鳍片硬掩模层之间存在缓冲层的情况下，该去除鳍片硬掩模层的步骤还包括去除该缓冲层。

接下来，如图7所示，在半导体鳍片31上形成伪栅极结构44，该伪栅极结构44可以包括：在该半导体鳍片31表面上的伪栅极电介质层(例如二氧化硅)441和在该伪栅极电介质层441上的伪栅极(例如多晶硅)442。可选地，该伪栅极结构44还可以包括：在伪栅极442上的伪栅极硬掩模层(例如氮化硅)443。可选地，该伪栅极结构还可以包括：在伪栅极442侧面上的间隔物(例如二氧化硅和/或氮化硅)444。

例如，形成该伪栅极结构的步骤可以包括：可以通过沉积工艺在半导体鳍片31的表面上形成伪栅极电介质层441。可选的，形成该伪栅极结构的步骤还可以包括：在该伪栅极电介质层441上沉积伪栅极材料层，并对该伪栅极材料层进行平坦化。可选的，形成该伪栅极结构的步骤还可以包括：在该伪栅极材料层上形成图案化的伪栅极硬掩模层443。可选的，形成该伪栅极结构的步骤还可以包括：以该伪栅极硬掩模层443作为掩模，刻蚀该伪栅极材料层从而形成伪栅极442。可选的，形成该伪栅极结构的步骤还可以包括：在伪栅极442的侧面上形成间隔物444。

至此，形成了如图7所示的半导体结构。该半导体结构可以包括：衬底30，在该衬底30上的半导体鳍片31，以及在该半导体鳍片31上的伪栅极结构44。可选地，该半导体结构还可以包括：在衬底30上且在半导体鳍片31周围的沟槽隔离部。

接下来，如图8所示，在伪栅极结构44的两侧形成至少部分地位于半导体鳍片31中的源极45和漏极46。例如，可以分别在伪栅极结构两侧刻蚀半导体鳍片从而形成凹口，然后通过外延工艺在凹口中形成源极或漏极。可选地，在该形成源极和漏极的过程中，还可以通过原位(in-situ)掺杂对源极和漏极进行掺杂。例如，对于nmos，可以进行含磷的原位掺杂；对于pmos，可以进行含硼的原位掺杂。

接下来，如图9所示，例如通过离子注入工艺对源极45和漏极46执行掺杂(可以称为第二掺杂)，以增加该源极45和该漏极46的掺杂浓度。这样有利于在形成源极接触件和漏极接触件的时候减小接触电阻。

接下来，如图10a和图10b所示，例如通过沉积工艺在图9所示的半导体结构上形成层间电介质层(例如二氧化硅)50。例如，该层间电介质层50形成在沟槽隔离部之上。

接下来，如图11a和图11b所示，对形成层间电介质层50之后的半导体结构执行平坦化(例如cmp)，以露出伪栅极442的上表面。例如，在该平坦化的步骤中，去除了层间电介质层50的一部分和伪栅极硬掩模层443的至少一部分以露出伪栅极442的上表面。

接下来，如图12所示，刻蚀伪栅极442以对该伪栅极442进行减薄处理。例如可以通过干法刻蚀工艺去除部分伪栅极，从而减薄该伪栅极。通过该减薄处理，可以减小后续第一掺杂的掺杂能量(例如离子注入的能量)，便于实施掺杂工艺。

接下来，如图13所示，经由伪栅极442对半导体鳍片31执行第一掺杂(例如离子注入工艺)，以在半导体鳍片31中形成抗穿通区域311。该第一掺杂很难穿过层间电介质层50而注入到源极或漏极区域，因此基本不会在源极和漏极的下方形成抗穿通区域。

在一个实施例中，该半导体鳍片的导电类型可以为p型。用作该第一掺杂的离子注入工艺的掺杂物为p型掺杂物(例如b或bf2)，注入能量可以为16kev至50kev(20kev、或30kev等)，注入剂量可以为1.0×10¹³atom/cm²至5.0×10¹⁴atom/cm²(例如5.0×10¹³atom/cm²或1.0×10¹⁴atom/cm²等)。

在另一个实施例中，该半导体鳍片的导电类型可以为n型。用作该第一掺杂的离子注入工艺的掺杂物为n型掺杂物(例如as或p)，注入能量可以为110kev至200kev(例如130kev或160kev等)，注入剂量可以为1.0×10¹³atom/cm²至3.0×10¹⁴atom/cm²(例如5.0×10¹³atom/cm²或2.0×10¹⁴atom/cm²等)。

在一个实施例中，如图13所示，该抗穿通区域311低于沟槽隔离部(例如该沟槽隔离部的沟槽绝缘物层34)的上表面。例如，该抗穿通区域311(例如该抗穿通区域311的上表面)与该沟槽隔离部(例如沟槽绝缘物层34)的上表面的垂直距离h可以为至(例如)。

可选地，接下来，在执行该第一掺杂之后，该制造方法还可以包括：对半导体结构执行退火处理。该退火处理可以激活第一掺杂的掺杂物。在一个实施例中，该退火处理可以包括：尖峰退火或激光退火等。例如，该尖峰退火的温度范围可以为850℃至1000℃(例如尖峰退火的温度可以为900℃)。又例如，该激光退火的温度范围可以为1000℃至1200℃(例如该激光退火的温度可以为1100℃)。

可选地，接下来，去除伪栅极442和伪栅极电介质层441以露出半导体鳍片31的表面的一部分。例如，如图14所示，去除伪栅极442，从而形成凹槽60。然后，如图15所示，去除伪栅极电介质层441以露出半导体鳍片31的表面的一部分。

可选地，接下来，如图16a和图16b所示，在半导体鳍片31所露出的表面上形成栅极结构70。该栅极结构形成在凹槽60中。该栅极结构70可以包括：在半导体鳍片31的表面上的栅极电介质层(例如二氧化硅或高介电常数材料)701和在该栅极电介质层701上的栅极702。例如，该栅极的材料可以包括：多晶硅或诸如钨等金属。

至此，提供了根据本申请一个实施例的半导体装置的制造方法。通过该制造方法，可以使得抗穿通区域形成在源极和漏极之间(在可以形成沟道区域的下方)，且与源极和漏极间隔开，因而可以防止源极和漏极穿通，而且可以减小器件的漏电流和寄生电容，从而可以提高器件性能。

本申请还提供了一种半导体装置。例如如图16a和图16b所示，该半导体装置可以包括：衬底30和在该衬底30上的半导体鳍片31，其中在该半导体鳍片31中形成有抗穿通区域311。该半导体装置还可以包括：在半导体鳍片31上的栅极结构70。该抗穿通区域311位于该栅极结构70的下方。例如，该栅极结构70可以包括：在该半导体鳍片31的表面上的栅极电介质层701和在该栅极电介质层701上的栅极702。该半导体装置还可以包括：在该衬底30之上且包围该栅极结构70的层间电介质层50。该半导体装置还可以包括：在栅极结构70的两侧且至少部分地位于该半导体鳍片31中的源极45和漏极46。其中，该抗穿通区域311位于该源极45和该漏极46之间且分别与该源极45和该漏极46间隔开。

在该半导体装置中，抗穿通区域形成在源极和漏极之间(在可以形成沟道区域的下方)，且与源极和漏极间隔开，因此该抗穿通区域没有形成在源极或漏极的下方，因而不会与源极和漏极有接触，因此可以防止源极和漏极穿通，而且可以减小器件的漏电流和寄生电容，从而可以提高器件性能。

在一个实施例中，如图16a和图16b所示，该半导体装置还可以包括：在该衬底30上且在该半导体鳍片31周围的沟槽隔离部。该沟槽隔离部可以包括：在半导体鳍片周围的沟槽36和部分地填充该沟槽36的沟槽绝缘物层34。例如，该抗穿通区域311低于该沟槽隔离部(例如该沟槽隔离部的沟槽绝缘物层34)的上表面。例如，该抗穿通区域311(例如该抗穿通区域311的上表面)与该沟槽隔离部(例如沟槽绝缘物层34)的上表面的垂直距离h可以为至(例如)。

在一个实施例中，如图16b所示，该半导体装置还可以包括：在栅极结构侧面的间隔物444。

在一个实施例中，如图16a和图16b所示，该半导体装置还可以包括：在沟槽绝缘物层34与半导体鳍片31之间的衬垫绝缘物层33。

至此，已经详细描述了本申请。为了避免遮蔽本申请的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本申请的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本申请的范围。本领域的技术人员应该理解，可在不脱离本申请的范围和精神的情况下，对以上实施例进行修改。本申请的范围由所附权利要求来限定。