一种提高存储单元区与控制电路区侧墙厚度差的方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种提高存储单元区与控制电路区侧墙厚度差的方法。

背景技术：

侧墙的厚度直接影响着mos管的源漏极s/d的离子注入，进而决定着mos管的电学性能，同时存储单元区(cell区)和控制电路区(peri区)的性能共赢取决于两者侧墙的厚度差。现有制程中，cell区和peri区的侧墙是用氧化物-氮化物-氧化物(oxide-nitride-oxide，ono)结构同时完成，两者的厚度差在4nm左右。

cell区和peri区侧墙的厚度差决定着两者电性能是否能够共赢。在闪存现有制程下，peri区达预期，cell区几乎被侧墙填满；反之peri区则由于侧墙的厚度过薄，导致mos管的源漏极s/d与轻掺杂漏极(lowdopeddrain，ldd)距离缩短，mos管出现高温击穿电压(breakdownvoltage，bv)过小等问题。所以提高cell区和peri区的侧墙相对厚度差对于增大mos管电性能的可调范围至关重要。

现有的做法是在控制栅(controlgate，cg)和多晶硅栅(gatepoly，gp)做完，注入ldd之后，先沉积一层较薄的sio2和sin的侧墙，然后再沉积一层较厚的sio2侧墙。再进行侧墙蚀刻形成隔离(spacer)，最后再进行源漏极s/d的离子注入。在同等尺寸和面积比下，侧墙沉积中反应腔体的反应压力较大，直接导致所形成侧墙在cell区和peri区差别不大。

技术实现要素：

针对现有技术中存在的问题，本发明提供了一种提高存储单元区与控制电路区侧墙厚度差的方法。

本发明采用如下技术方案：

一种提高存储单元区与控制电路区侧墙厚度差的方法，适用于非易失性闪存，包括：

步骤s1、提供一复合结构，所述复合结构具有存储单元区和控制电路区，所述复合结构包括衬底、位于存储单元区的所述衬底上的栅极结构及位于控制电路区的所述衬底上的间隔结构；所述方法还包括：

步骤s2、于一反应腔中采用预设的第一反应压力在所述衬底上依次沉积第一厚度的第一sio2层和第二厚度的层，于所述反应腔中采用预设的第二反应压力在所述衬底上沉积第三厚度的第二sio2层，所述第一sio2层、所述层及所述第二sio2层构成覆盖所述栅极结构侧壁的第一侧墙和覆盖所述间隔结构侧壁的第二侧墙，所述第一反应压力大于所述第二反应压力，所述第一侧墙中的所述第二sio2层厚度小于所述第二侧墙中的所述第二sio2层厚度且具有一预设的厚度差。

优选的，所述步骤s1包括：

步骤s11、提供一所述衬底，在所述衬底上进行浅槽隔离工艺以形成元件隔离结构，所述衬底和所述元件隔离结构构成所述复合结构，所述复合结构包括所述存储单元区和所述控制电路区，所述复合结构还包括位于所述存储单元区中相邻所述元件隔离结构之间的阱区；

步骤s12、在所述阱区的所述衬底上方形成所述栅极结构，所述栅极结构包括由下至上依次设置的浮栅、介电层及控制栅，对所述阱区进行离子注入，在所述控制电路区的相邻所述元件隔离结构之间的衬底上方形成所述间隔结构。

优选的，所述步骤s12包括：

步骤s121、在所述衬底上表面沉积多晶硅以形成第一多晶硅层；

步骤s122、对所述第一多晶硅层进行平坦化处理并去除位于所述控制电路区的所述第一多晶硅层并保留位于所述存储单元区的所述第一多晶硅层；

步骤s123、在位于所述存储单元区的所述第一多晶硅层上形成隔离氧化层，采用预设的第一掩膜对所述隔离氧化层和所述第一多晶硅层进行曝光和刻蚀，以形成由所述隔离氧化层构成的介电层和由所述第一多晶硅构成的浮栅；

步骤s124、对所述阱区进行离子注入；

步骤s125、在所述衬底上表面继续沉积多晶硅以形成第二多晶硅层；

步骤s126、采用预设的第二掩膜对所述第二多晶硅层进行曝光和刻蚀，以在所述介电层的上方形成由第二多晶硅层构成的控制栅，并在所述控制电路区的相邻所述元件隔离结构之间的衬底上方形成由所述第二多晶硅层构成的间隔结构；

步骤s127、在所述阱区中注入低浓度掺杂物以形成所述低浓度掺杂区ldd。

优选的，所述步骤s2包括：

步骤s21、于所述反应腔中采用预设的所述第一反应压力在所述衬底上依次沉积第一厚度的第一sio2层和第二厚度的层；

步骤s22、于所述反应腔中采用预设的所述第二反应压力在所述衬底上沉积第三厚度的第二sio2层；

步骤s23、于所述反应腔中采用预设的刻蚀时间对所述第一sio2层、所述层及所述第二sio2层进行刻蚀以去除部分覆盖所述衬底上表面的所述第一sio2层、所述层及所述第二sio2层并形成覆盖所述栅极结构侧壁的所述第一侧墙和覆盖所述间隔结构侧壁的所述第二侧墙。

优选的，所述步骤s2中，所述第一反应压力与所述第二反应压力具有一反应压力差，所述反应压力差与所述厚度差呈正比。

优选的，所述步骤s23中，所述刻蚀时间与所述第二反应压力呈正比。

优选的，所述厚度差为13nm。

优选的，所述第二压力为0.2tor。

本发明的有益效果：本发明能够提高非易失性闪存存储单元区与控制电路区侧墙厚度差，在保证存储单元区性能的前提下，提高控制电路区的高温击穿电压，加大离子注入的调节空间，改善mos管的性能。

附图说明

图1为本发明的一种优选实施例中，提高存储单元区与控制电路区侧墙厚度差的方法的流程图；

图2为本发明的一种优选实施例中，步骤s1的流程图；

图3为本发明的一种优选实施例中，步骤s12的流程图；

图4为本发明的一种优选实施例中，步骤s2的流程图；

图5-8为本发明的一种优选实施例中，提高存储单元区与控制电路区侧墙厚度差的方法的示意图；

图9为本发明的一种优选实施例中，厚度差与压力差的对应关系图；

图10为分别采用现有技术和本发明技术制备的第一侧墙和第二侧墙的示意图。

具体实施方式

需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。

下面结合附图对本发明的具体实施方式作进一步的说明：

如图1所示，一种提高存储单元区与控制电路区侧墙厚度差的方法，适用于非易失性闪存，包括：

步骤s1、提供一复合结构，上述复合结构具有存储单元区和控制电路区，上述复合结构包括衬底、位于存储单元区的上述衬底上的栅极结构5及位于控制电路区的上述衬底上的间隔结构6；上述方法还包括：

步骤s2、于一反应腔中采用预设的第一反应压力在上述衬底上依次沉积第一厚度的第一sio2层7和第二厚度的层8，于上述反应腔中采用预设的第二反应压力在上述衬底上沉积第三厚度的第二sio2层9，上述第一sio2层7、上述层8及上述第二sio2层9构成覆盖上述栅极结构5侧壁的第一侧墙10和覆盖上述间隔结构6侧壁的第二侧墙11，上述第一反应压力大于上述第二反应压力，上述第一侧墙10中的上述第二sio2层9厚度小于上述第二侧墙11中的上述第二sio2层9厚度且具有一预设的厚度差。

在本实施例中，上述技术方案基于50nm非易失性闪存的工艺基础，由于位于存储单元区(cell区)中的由浮栅2/介电层3/控制栅4构成的栅极结构5之间的深宽比远大于位于控制电路区(peri区)的间隔结构6(gp)之间的深宽比，在最外层的第二sio2层9的沉积过程中，通过适当减小沉积反应腔内的第二反应压力，使得参与反应的气体分子很难在存储单元区中进行充分反应，降低存储单元区的台阶覆盖率即降低第一侧墙10中第二sio2层9的厚度，同时控制电路区的第二侧墙11中的第二sio2层9的厚度改变不明显，从而实现两者之间的厚度差的提高。

通过优化工艺条件，通过探索和优化侧墙的沉积工艺条件和沉积条件变化所带来的刻蚀过程来提高第一侧墙10和第二侧墙11的厚度差，避免第一侧墙10厚度达到预期时第二侧墙11厚度过小，以及避免第二侧墙11厚度达到预期时第一侧墙10厚度过大的问题，通过提高第一侧墙10中第二sio2层9的厚度和第二侧墙11中第二sio2层9厚度之间的厚度差，进而同时保证第一侧墙10和第二侧墙11的厚度差，从而保证第一侧墙10和第二侧墙11均达到预期，本发明在保证存储单元区性能的前提下，提高控制电路区的高温击穿电压，加大离子注入的调节空间，改善mos管的性能，实现电学性能的双赢。

如图2所示，较佳的实施例中，上述步骤s1包括：

步骤s11、提供一上述衬底，在上述衬底上进行浅槽隔离工艺以形成元件隔离结构1，上述衬底和上述元件隔离结构1构成上述复合结构，上述复合结构包括上述存储单元区和上述控制电路区，上述复合结构还包括位于上述存储单元区中相邻上述元件隔离结构1之间的阱区；

步骤s12、在上述阱区的上述衬底上方形成上述栅极结构5，上述栅极结构5包括由下至上依次设置的浮栅2、介电层3及控制栅4，对上述阱区进行离子注入，在上述控制电路区的相邻上述元件隔离结构1之间的衬底上方形成上述间隔结构6。

如图3所示，较佳的实施例中，上述步骤s12包括：

步骤s121、在上述衬底上表面沉积多晶硅以形成第一多晶硅层；

步骤s122、对上述第一多晶硅层进行平坦化处理并去除位于上述控制电路区的上述第一多晶硅层并保留位于上述存储单元区的上述第一多晶硅层；

步骤s123、在位于上述存储单元区的上述第一多晶硅层上形成隔离氧化层，采用预设的第一掩膜对上述隔离氧化层和上述第一多晶硅层进行曝光和刻蚀，以形成由上述隔离氧化层构成的介电层3和由上述第一多晶硅构成的浮栅2；

步骤s124、对上述阱区进行离子注入；

步骤s125、在上述衬底上表面继续沉积多晶硅以形成第二多晶硅层；

步骤s126、采用预设的第二掩膜对上述第二多晶硅层进行曝光和刻蚀，以在上述介电层3的上方形成由第二多晶硅层构成的控制栅4，并在上述控制电路区的相邻上述元件隔离结构1之间的衬底上方形成由上述第二多晶硅层构成的间隔结构6；

步骤s127、在上述阱区中注入低浓度掺杂物以形成上述低浓度掺杂区。

在本实施例中，步骤s1形成复合结构的工艺为现有工艺。

如图4所示，较佳的实施例中，上述步骤s2包括：

步骤s21、于上述反应腔中采用预设的上述第一反应压力在上述衬底上依次沉积第一厚度的第一sio2层7和第二厚度的层8；

步骤s22、于上述反应腔中采用预设的上述第二反应压力在上述衬底上沉积第三厚度的第二sio2层9；

步骤s23、于上述反应腔中采用预设的刻蚀时间对上述第一sio2层7、上述层8及上述第二sio2层9进行刻蚀以去除部分覆盖上述衬底上表面的上述第一sio2层7、上述层8及上述第二sio2层9并形成覆盖上述栅极结构5侧壁的上述第一侧墙10和覆盖上述间隔结构6侧壁的上述第二侧墙11。

在本实施例中，只保留覆盖栅极结构5以及间隔结构6的侧壁的上述第一sio2层7、上述层8及上述第二sio2层9，位于衬底上方的多余的上述第一sio2层7、上述层8及上述第二sio2层9均去除。

较佳的实施例中，上述步骤s2中，上述第一反应压力与上述第二反应压力具有一反应压力差，上述反应压力差与上述厚度差呈正比。

在本实施例中，通过研究得到不同压力下沉积的sio2的刻蚀特性，优化刻蚀工艺，制作第一侧墙10和第二侧墙11时降低第二反应压力，降低压力可得到较大的厚度差，使存储单元区的第二sio2层9厚度小于控制电路区的第二sio2层9厚度。

较佳的实施例中，上述步骤s23中，上述刻蚀时间与上述第二反应压力呈正比。

在本实施例中，刻蚀的时间要随着沉积压力的减小相对减小。

较佳的实施例中，上述厚度差为13nm。

较佳的实施例中，上述第二反应压力为0.2tor。

在本实施例中，在合理的单片晶元内厚度差浮动的要求内最优可达到13nm左右，对应的最优反应压力为0.2tor左右。

如图5-8所示，为采用本发明的方式制备第一侧墙10和第二侧墙11的示意图，首先在衬底中制备元件隔离结构1(如图1所示)，然后在存储单元区制备后续用于制备浮栅2的多晶硅层和后续用于制备节点层3的隔离氧化层(如图6所示)，然后通过刻蚀得到浮栅2和介电层3，继续沉积多晶硅以形成控制栅4和间隔结构6，浮栅2、介电层3及控制栅4构成栅极结构5(如图7所示)，采用不同的反应压力沉积一sio2层7、层8及第二sio2层9构成第一侧墙10和第二侧墙11。

如图9所示，为厚度差与压力差的对应关系图，第二反应压力越大，第一侧墙10中的第二sio2层9的厚度越大越接近第二侧墙11中的第二sio2层9的厚度。

如图10所示，左上角的图为采用现有技术制备的第二侧墙11中的第二sio2层9的厚度为48.5mm，右上角的图为采用现有技术制备的第一侧墙10中的第二sio2层9的厚度为47.35nm，左下角为采用本发明技术制备的第二侧墙11中的第二sio2层9的厚度为43.5nm，右下角为采用本发明技术制备的第一侧墙10中的第二sio2层9的厚度为39.91nm。显然，采用本发明的方法后，控制电路区中的第二侧墙11厚度变化较小，而存储单元区的第一侧墙10厚度变化较大，这就使得第一侧墙10和第二侧墙11具有较大的厚度差，从而实现电学性能的双赢。

通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。

对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。