专利名称：半导体记忆装置的制作方法
技术领域：
本发明涉及一种半导体记忆装置，特别是有关存储单元电路及写 入动作时的控制电路。
背景技术：
以前，存储单元的记忆节点和比特线之间存在存取晶体管，具有 通过字线控制存取晶体管的构成的半导体记忆装置已为所知(参照专
利文献1及2)。
还有，为了扩大SRAM ( Static Random Access Memory )的写入 电压动作范围，遮断存储单元的P沟道型MOS晶体管和记忆节点之 间的通过(pass)的技术也为所知(参照专利文献3)。
(专利文献1)日本国专利公开平02-094196号公报
(专利文献2) 美国专利第7313021号说明书
(专利文献3) 美国专利第7286390号说明书
(发明所要解决的课题)
上述以前技术中，由行地址选择的字线活性化时，同一行的存储 单元所有的存取晶体管都被活性化。还有，根据存储单元的P沟道型 MOS晶体管和记忆节点之间的以前技术，同一行的存储单元，遮断 了所有的P沟道型MOS晶体管。
然而， 一个输出入电路上连接多个存储单元列的构成的情况，列 在非选择性的比特线中，SNM ( Static Noise Margin )无法补偿，产生 误动作，这成为课题。
发明内容
本发明的目的在于边扩大半导体记忆装置的数据写入时的动作 电压边缘(margin),即便是相对于排列在行列中的存储单元阵列的 多数列只具有一个输出入电路的构成的情况，防止在非选择列的误动作。
为了解决上述课题，本发明所涉及的半导体记忆装置，采用包括 多个存储单元排列成行列状的存储单元阵列，对存储单元的行设置的
包含第一字线的多条字线，对存储单元的列设置的包含第一及第二比 特线的多条比特线，对存储单元的列设置的包含第一及第二列 (column)线的多条列线；各存储单元，包括具有第一及第二记忆 节点的门闩电路，设置在上述比特线中对应的第一比特线和第一记忆 节点之间的、由上述字线中对应的第 一字线控制的第 一存取晶体管， 设置在比特线中对应的第二比特线和第二记忆节点之间的、由第 一字 线控制的第二存取晶体管，介于第 一 比特线和第 一 记忆节点之间的、
且具有连接于第一列线的栅极端子的第三存取晶体管，介于第二比特 线和第二记忆节点之间的、且具有连接于第二列线的栅极端子的第四
存取晶体管的构成。
还有，本发明所涉及的另外的半导体记忆装置，采用包括多个 存储单元排列成行列状的存储单元阵列，对上述存储单元的行设置的 包含第一字线的多条字线，对上述存储单元的列设置的包含第一及第 二比特线的多条比特线；各存储单元，包括具有上述第一及第二记 忆节点的门闩电路，设置在比特线中的对应第 一 比特线和第 一 记忆节 点之间的、由上述字线中对应的第一字线控制的第一存取晶体管，设 置在比特线中的对应第二比特线和第二记忆节点之间的、由第一字线 控制的第二存取晶体管，介于第一比特线和第一记忆节点之间、且具 有连接于第一记忆节点的栅极端子的第三存取晶体管，以及介于第二 比特线和第二记忆节点之间的、且具有连接于第二记忆节点的栅极端 子的第四存取晶体管的构成。
根据这些构成，在选择存储单元的写入动作的条件中，通过第三 或第四存储晶体管的贡献，向门闩电路的写入变得容易。在其他条件 下，特别是包括具有对应于上述存储单元阵列的第 一输出入电路的多个输出入电路，对于该第一输出入电路连接了多条存储单元列的构成 的情况下，能够防止非选择列的误动作。也就是，在扩大数据写入时 的动作电压边缘的同时，当采用对第一输出入电路连接多条存储单元
列的情况下，能够做到作为SRAM宏的小面积化。
根据本发明，边扩大半导体记忆装置的数据写入时的动作电压边 缘(margin),即便是相对于排列在行列中的存储单元阵列的多数列 只具有一个输出入电路的构成的情况，防止在非选择列的误动作。因
此，在SRAM中，对于一个输出入电路，能够连接复数列存储单元， 就能够实现小面积化。
图1是表示本发明所涉及的半导体记忆装置之一的SRAM中的 存储单元的第 一构成例的图。
图2是表示包括图1的存储单元的SRAM数据写入所涉及的第 一概略构成例的图。
图3是图2的计时图。
图4是图2的其他计时图。
图5是表示图2的变形例的图。
图6是图5的计时图。
图7是图5的其他计时图。
图8是表示包括图1的存储单元的SRAM数据写入所涉及的第 二概略构成例的图。
图9是图8的计时图。
图IO是图8的其他计时图。
图11是表示本发明所涉及的半导体记忆装置之一的SRAM中的 存储单元的第二构成例的图。
图12是图11的计时图。
图13是图11的其他计时图。
图14是表示图11的变形例的图。
图15是表示图14的变形例的图。
图16是表示图14的其他变形例的图。
图17是表示图16的变形例的图。
图18是表示包括图16的存储单元的SRAM数据写入所涉及的 概略构成例的图。
图19是图18的计时图。
图20是表示本发明所涉及的半导体记忆装置之一的SRAM的构 成例的图。
图21是表示本发明所涉及的半导体记忆装置之一的SRAM中的 存储单元的第三构成例的图。
图22是表示图1的存储单元的平面布置的第一概略构成例的平 面图。
图23是表示图11的存储单元的平面布置的第一概略构成例的平 面图。
图24是表示图1的存储单元的平面布置的第二概略构成例的平 面图。 .
图25是表示图11的存储单元的平面布置的第二概略构成例的平面图。
图26是表示图1的存储单元的平面布置的第三概略构成例的平 面图。
图27是表示图11的存储单元的平面布置的第三概略构成例的平 面图。
(符号说明) 20、 50、 60、 65 存储单元
21 字线驱动器
22 写入驱动器
23、 24 两输入AND电路
25、 40、 81 写入电路
30 存储单元阵列31两输入OR电^各
32列线驱动器
33第二交换电路
34两输入EXOR电路
35、 36第一及第二脉冲生成电路
66两输入OR电路
67转换电路
68均衡 充电电路(equalize preeharge )
80存储单元的列阵列
82至85两输入AND电路
86列译码器
100扩散层
101栅极端子
102第一布线层
103第二布线层
104第三布线层
105第四布线层
106第五布线层
BL、 NBL第一及第二比特线
CU至CL4第一至第四列线
D、 ND第一及第二记忆节点
DI、 NDI第一及第二写入数据线
MA1、 MA2第一及第二存取晶体管
MD1、 MD2第一及第二驱动晶体管
ML1、 ML2第一及第二复位晶体管
MLLP沟道型MOS晶体管
PSI充电控制信号
PWL第二字线
TE允许测试信号
WA1至WA4 第一至第六存取晶体管(写入辅助晶体
管)
WE 允许写入信号
WL (第一)字线
具体实施例方式
以下，参照附图详细说明本发明的实施方式。存储单元的构成， 同一部分标注同一符号，不重复它的i^明。
图1是表示本发明所涉及的半导体记忆装置之一的SRAM中的 存储单元的第一构成例的图。图1的存储单元20,是在第一及第二记 忆节点D、 ND中记忆互补数据的存储单元，由第一记忆节点第二复 位晶体管ML1、 ML2、第一及第二驱动晶体管MD1、 MD2、第一及 第二存取晶体管MA1、 MA2、和第三及第四存取晶体管(写入辅助 晶体管)WA1、 WA2构成。
详细说明，第一负载晶体管MLl,是具有连接于第一记忆节点D 的漏极端子、被供给电源电压Vdd的源极端子、连接于第二记忆节点 ND的栅极端子的P沟道型MOS晶体管。第二负载晶体管ML2，是 具有连接于第二记忆节点ND的漏极端子、被供给电源电压Vdd的源 极端子、连接于第一记忆节点D的栅极端子的P沟道型MOS晶体管。 第一驱动晶体管MD1,是具有连接于第一记忆节点D的漏极端子、 连接于接地电压Vss的源极端子、连接于第二记忆节点ND的栅极端 子的N沟道型MOS晶体管。第二驱动晶体管MD2，是具有连接于第 二记忆节点ND的漏极端子、连接于接地电压Vss的源极端子、连接 于第一记忆节点D的栅极端子的N沟道型M OS晶体管。N沟道型 MOS晶体管的第 一存取晶体管MA1介于第 一记忆节点D和第 一比特 线BL， N沟道型MOS晶体管的第二存取晶体管MA2介于第二记忆 节点ND和第二比特线NBL之间，这些第一及第二存取晶体管MA1、 MA2的各个栅极端子连接于字线WL。
第三及第四存取晶体管WA1、 WA2,是分别介于第一比特线BL
与第一记忆节点D之间、和第二比特线NBL与第二记忆节点ND之 间的N沟道型MOS晶体管，这些第三及第四存取晶体管WA1、 WA2 的各个栅极端子，连接于第一及第二列线CL1、 CL2。
图2表示包括图1的存储单元20的SRAM的数据写入所涉及的 第一概略构成例。省略了感应放大器等的数据读出所涉及的构成。图 2中，21是字线驱动器，22是写入驱动器，25是写入电路，30是存 储单元阵列。
字线驱动器21,驱动字线WL。字线WL，连接于第一及第二存 储单元MA1、 MA2。写入驱动器22,驱动第一比特线BL。活性化第 一列线的话写入驱动器22导通，第一比特线BL向Low电平电位(以 下以"L，，记述)还原的同时，第三存取晶体管WA1成为导通状态。 写入电路25,对于第一比特线BL及第二比特线NBL,使用的是相同 的电路，在图面上，省略了第二比特线NBL所涉及的构成。写入电 路25中，包含写入驱动器22,写入驱动器22的栅极端子和第三存取 晶体管WA1的栅极端子作为同一节点被连接。存储单元阵列30，各 自都是具有图1构成的排列为矩阵状的多个存储单元20。属于相同行 的存储单元20共有字线WL,属于相同列的存储单元20共有第一比 特线BL、第二比特线NBL、以及第一及第二列线CL1、 CL2。但是， 为了图面的简化，图2中只描写了单一的存储单元20。两输入AND 电路23、 24，分别接受允许写入信号WE和第一写入数据线DI及第 二写入数据线NDI。另外，写入驱动器22的栅极端子和第三存取晶 体管WA1的栅极端子，从理论上讲，是不同的节点也无所谓。在此， 写入驱动器22记载了由N沟道型MOS晶体管构成的，但是，也可
以是其他的构成。
图3及图4表示包括图1的存储单元20的SRAM的数据写入所 涉及的第一概略构成例的计时图。在此，分成以下六种状态说明
(i) 选择字线、选择比特线、反转数据写入的情况<图3〉
(ii) 选择字线、选择比特线、同一数据写入的情况
(iii) 选择字线、非选择比特线的情况(与非选择例相同)
(iv)非选择字线、选择比特线、反转数据写入的情况<图4〉
(V)非选择字线、选择比特线、同一数据写入的情况
(Vi)非选择字线、非选择比特线的情况(与非选择例相同)
(i) 选择字线、选择比特线、反转数据写入的情况 使第一记忆节点D的数据为"H"，使第二记忆节点ND的数据
为"L"。也就是，在分别保持第一记忆节点D为"H"电平、第二记 忆节点ND为"L"电平的状态下，字线WL被活性化，且分别向第 一比特线BL提供"L"电平的数据、向第二比特线NBL提供"H" 电平的数据的情况，相当于选择存储单元的写入动作。
1这种情况下说明图3所示的波形。写入动作时，第一列线CL1 成为"H"的话，写入驱动器22导通的同时，第三存取晶体管WA1 的栅极端子成为"H",还有，第一比特线BL成为"L"。在第一比特 线BL成为Vdd-Vtn ( Vtn: N沟道MOS晶体管的阈值电压)阶段， 第三存取晶体管WA1导通，第一记忆节点D的电位开始下降。再有， 由于字线WL活性化，所以，第一存取晶体管MA1导通，第一记忆 节点D的电位更新变得容易可能。另一方面，由于第一列线CL1为 "H"，相对的第二列线CL2就为"L，，，第四存取晶体管WA2维持非 导通状态。因此，在将第一记忆节点D的电位从"H，，更新为"L" 之际，因为不只是第一存取晶体管MA1导通，第三存取晶体管WA1 也成为导通，所以，不受第二比特线NBL的"H"电位的影响将第一 比特线BL的数据容易写入第一记忆节点D。也就是，由于两个存取 晶体管MA1、 WA1的存在，第一比特线BL的数据向门闩电路的写 入变得容易。
(ii) 选择字线、选择比特线、同一数据写入的情况 使第一记忆节点D的数据为"L"，使第二记忆节点ND的数据为
"H"。写入动作时，第一列线CL1成为"H"的话，写入驱动器22 导通的同时，第三存取晶体管WA1的栅极端子为"H"，还有，第一 比特线BL成为"L"。在此，第一比特线BL和第一记忆节点D的数
据为相同的"L",因此，第三存取晶体管WA1为非导通。还有，第 一列线CL1为"H"，因此，相对的第二列线CL2为"L"，第四存取 晶体管WA2为非导通。在此，即便是字线WL活性化，由于第一及 第二比特线BL、 NBL和第一及第二记忆节点D、 ND的数据相同， 所以，第一及第二存取晶体管MA1、 MA2为非导通。因此，不发生 误动作。
(iii) 选择字线、非选择比特线(非选择例)的情况 使第一记忆节点D的数据为"L",使第二记忆节点ND的数据为
"H"。由于第一及第二比特线BL、 NBL为非选择，所以，这些第一 及第二比特线BL、 NBL就为原来的"H"。还有，因为第一及第二列 线CL1、 CL2为"L，，，所以第三及第四存取晶体管WA1、 WA2为非 导通。在此，即便是字线WL活性化，对于第一比特线BL的数据"H"， 第一记忆节点D的数据中确保了 SNM,所以，数据的更新不发生。 因此，不发生误动作。
(iv) 非选择字线、选择比特线、反转数据写入的情况 使第一记忆节点D的数据为"H",使第二记忆节点ND的数据
为"L"。
也就是，在分别保持第一记忆节点D为"H，，电平、第二 记忆节点ND为"L"电平的状态下，字线WL不活性化的原样，分 别向第一比特线BL提供"L"电平的数据、向第二比特线NBL提供 "H"电平的数据的情况，相当于非选择存储单元的写入动作。
这种情况下说明图4所示的波形。写入动作时，第一列线CL1 成为"H，，的话，写入驱动器22导通的同时，第三存取晶体管WA1 的栅极端子成为"H，，，还有，第一比特线BL成为"L"。在第一比特 线BL成为Vdd- Vtn阶段，第三存取晶体管WA1导通，第一记忆节 点D的电位开始下降。然而，由于字线WL活性化，第一存取晶体管 MA1非导通，第一记忆节点D的电位不会下降到产生更新的电位。 另 一方面，由于第 一列线CL1为"H，，，相对的第二列线CL2就为"L", 所以，第四存取晶体管WA2成为非导通。因此，第一记忆节点D的 电位从从"H"下降，但是不会下降到更新产生的电位，所以，不受
第二比特线NBL的"H"电位的影响，第一记忆节点D保持"H"电 位，第二记忆节点ND保持"L，，电位。也就是，通过尺寸设定只是 第三存取晶体管WA1时不进行更新，从第一比特线BL向门闩电路 的数据写入不会发生。因此，不产生误动作。
(v) 非选择字线、选择比特线、同一数据写入的情况 使第一记忆节点D的数据为"L"，使第二记忆节点ND的数据为
"H"。 写入动作时，第一列线CL1成为"H"的话，写入驱动器22 导通的同时，第三存取晶体管WA1的栅极端子成为"H"，还有，第 一比特线BL成为"L"。在此，第一比特线BL和第一记忆节点D的 数据为相同的"L"，因此，第三存取晶体管WA1为非导通。还有， 第一列线CU为"H"，因此，相对的第二列线CL2为"L"，第四存 取晶体管WA2为非导通。因此，不发生误动作。
(vi) 非选择字线、非选择比特线的情况(与非选择例相同) 使第一记忆节点D的数据为"L",使第二记忆节点ND的数据为
"H"。由于第一及第二比特线BL、 NBL为非选择，所以，成为原来 的"H"。也就是，因为第一及第二列线CL1、 CL2为"L"，所以第 三及第四存取晶体管WA1、 WA2为非导通。因此，不发生误动作。
从以上这些，选择存储单元的写入动作(i)中，通过第三存取晶 体管WA1或者第四存取晶体管WA2的贡献，向门闩电路的写入变得 容易。在其他条件中，特别是对于一个输出入电路连接了多列存储单 元的构成的情况中的非选择列，可以防止误动作。
图5表示图2的变形例。图5中的两输入OR电路31，介于第三 及第四列线CL3、 CL4接受写入驱动器22的栅极端子的节点的构成。
根据这种构成，因为能够使第一及第二列线CL1、 CL2为同一布 线，所以，布线资源的确保、存储单元的小面积化成为可能。另外， 写入驱动器22的栅极端子与两输入OR电路31的输入端子，从理论 上讲，即便是不同的节点也没有关系。
图6及图7表示图5的计时图。在此也是分成以下六种状态说明
(i) 选择字线、选择比特线、反转数据写入的情况<图6〉
(ii) 选择字线、选择比特线、同一数据写入的情况
(iii) 选择字线、非选择比特线的情况(与非选择例相同)
(iv) 非选择字线、选择比特线、反转数据写入的情况<图7〉
(v) 非选择字线、选择比特线、同一数据写入的情况
(vi) 非选择字线、非选择比特线的情况(与非选择例相同)
(i) 选择字线、选择比特线、反转数据写入的情况
说明图6所示的波形。使第一记忆节点D的数据为"H"，使第 二记忆节点ND的数据为"L"。写入动作时，第三列线CL3成为"H，， 的话，写入驱动器22导通，第一比特线BL成为"L"。还有，介于 两输入OR电路31,第三及第四存取晶体管WA1、 WA2的栅极端子 成为"H"。在第一比特线BL成为Vdd-Vtn阶段，第三存取晶体管 WA1导通，第一记忆节点D的电位开始下降。再有，由于字线WL 活性化，所以，第一存取晶体管MA1导通，第一记忆节点D的电位 更新变得容易可能。另一方面，由于第三列线CL3为"H",相对的 第四列线CL4就为"L"，第二比特线NBL为"H"的原样。因为第 二记忆节点ND的数据为"L"，所以，在栅极端子上施加了 "H"的 第四存取晶体管WA2导通。因此，在将第一记忆节点D的电位从"H" 更新为"L"之际，因为不只是第一及第二存取晶体管MA1、 MA2 导通，第三及第四存取晶体管WA1、 WA2也成为导通，所以，将第 一及第二比特线BL、 NBL的数据容易写入第一及第二记忆节点D、 ND。
(ii) 选择字线、选择比特线、同一数据写入的情况
使第一记忆节点D的数据为"L",使第二记忆节点ND的数据为
"H"。写入动作时，第三列线CL3成为"H"的话，写入驱动器22 导通，第一比特线BL成为"L"。
还有，介于两输入OR电路31， 第三及第四存取晶体管WA1、 WA2的栅极端子成为"H"。在此，第 一及第二比特线BL、 NBL和第一及第二记忆节点D、 ND的数据为 相同的"L"、 "H，，，因此，第三及第四存取晶体管WA1、 WA2为非
19 导通。在此，即便是字线WL活性化，由于第一及第二比特线BL、 NBL和第一及第二记忆节点D、 ND的数据相同，所以，第一及第二 存取晶体管MA1、 MA2为非导通。因此，不发生误动作。
(iii) 选择字线、非选择比特线(非选择例)的情况 使第一记忆节点D的数据为"L"，使第二记忆节点ND的数据为
"H"。由于第一及第二比特线BL、NBL为非选择，所以为原来的"H"。 也就是，因为第一及第二列线CL1、 CL2为"L，，，所以第三及第四存 取晶体管WA1、 WA2为非导通。在此，即便是字线WL活性化，对 于第 一 比特线BL的数据"H",第 一记忆节点D的数据中确保了 SNM, 所以，数据的更新不发生。因此，不发生误动作。
(iv) 非选择字线、选择比特线、反转数据写入的情况 说明图7所示的波形。使第一记忆节点D的数据为"H",使第
二记忆节点ND的数据为"L"。写入动作时，第三列线CL3成为"H" 的话，写入驱动器22导通，第一比特线BL成为"L"。还有，介于 两输入OR电路31，第三及第四存取晶体管WA1、 WA2的栅极端子 成为"H"。在第一比特线BL成为Vdd-Vtn阶段，第三存取晶体管 WA1导通，第一记忆节点D的电位开始下降。然而，由于字线WL 活性化，第一及第二存取晶体管MA1、 MA2非导通，第一及第二记 忆节点D、 ND的电位不会变化到产生更新的电位。因此，第一记忆 节点D的电位从"H"下降，但是不会下降到更新产生的电位，保持 "H，， 一侧的电位原样。因此，不产生误动作。
(v) 非选择字线、选择比特线、同一数据写入的情况 使第一记忆节点D的数据为"L",使第二记忆节点ND的数据为
"H"。 写入动作时，第三列线CL3成为"H"的话，写入驱动器22 导通，第一比特线BL成为"L"。 还有，介于两输入OR电路31, 第三及第四存取晶体管WA1、 WA2的栅极端子成为"H"。在此，第 一及第二比特线BL、 NBL和第一及第二记忆节点D、 ND的数据为 相同的"L"、 "H，，，因此，第三及第四存取晶体管WA1、 WA2为非 导通。在此，即便是字线WL活性化，由于第一及第二比特线BL、 NBL和第一及第二记忆节点D、 ND的数据是同一的，所以，第一及 第二存取晶体管MA1、 MA2为非接通。因此，不发生误动作。 (vi)非选择字线、非选择比特线(非选择例)的情况
使第一记忆节点D的数据为"L"，使第二记忆节点ND的数据为 "H"。由于第一及第二比特线BL、 NBL为非选择，所以，成为原来 的"H"。也就是，因为第一及第二列线CL1、 CL2为"L"，所以第 三及第四存取晶体管WA1、 WA2为非导通。在此，即便是字线WL 活性化，对于第一比特线BL的数据"H"，第一记忆节点D的数据中 确保了 SNM，所以，数据的更新不发生。因此，不发生误动作。
从以上这些，选择存储单元的写入动作(i)中，通过第三存取晶 体管WA1或者第四存取晶体管WA2的贡献，向门闩电路的写入变得 容易。在其他条件中，特别是对于一个输出入电路连接了多列存储单 元的构成的情况中的非选择列，可以防止误动作。
图8是表示包括图1的存储单元20的SRAM数据写入所涉及的 第二概略构成例的图。图8中，32是列线驱动器，40是写入电路。 列线驱动器32,是在电源电压具有第三电位Vcc的第一转换电路， 驱动第一列线CL1。第三电位Vcc，是比第一电位Vdd高的电位。第 二转换电路33，驱动列线驱动器32。两输入EXOR电路34,驱动第 二转换电路33,在一个输入上接受允许测试信号TE,另一个输入上 接受第一脉沖生成电路35的输出。第一脉冲生成电路35，驱动两输 入EXOR电路，接受第一两输入AND电路的输出。第一脉冲生成电 路35生成的脉冲信号的脉冲宽度，在多级逻辑栅极连接等的迟延电 路中对应迟延时间可以进行调整。第二脉沖生成电路36,驱动写入驱 动器22,接受两输入AND电路23的输出。第二脉冲生成电路36生 成的脉冲信号的脉沖宽度，在多级逻辑栅极连接等的迟延电路中对应 迟延时间可以进行调整。还有，第三及第四存取晶体管WA1、 WA2 的栅极长度，是行方向的栅极端子长度，在第一及第二存取晶体管 MA1、 MA2的栅极长度以上。再有，第三及第四存取晶体管WA1、 WA2的栅极宽度，是列方向的栅极端子的长度，在第一及第二存取晶 体管MA1、 MA2的栅极长度以下。再有，构成写入驱动器22的N 沟道型MOS晶体管的栅极宽度，是比在第一负载晶体管ML1的栅极 宽度上，乘以用2除以行方向的存储单元数的数大。
根据这样的构成，由于设定施加在第三及第四存取晶体管WA1、 WA2上的电位比施加在字线WL上的第一电位Vdd还高的第三电位 Vcc,就能够提高第三及第四存取晶体管WA1、 WA2的驱动能力，所 以，也就能够进一步进行写入动作边缘(margin)的改善。作为别的 作用，驱动能力大的那一部分，因为减小第三第四存取晶体管WA1、 WA2的尺寸也能够得到同样地效果，所以，存储单元20的小面积化 就成为可能。
再有，根据这个构成，因为第三及第四存取晶体管WA1、 WA2 的栅极长度，在第一及第二存取晶体管MA1、 MA2的栅极长度以上， 所以，第三及第四存取晶体管WA1、 WA2的电流驱动能力，比第一 及第二存取晶体管MA1、 MA2的电流驱动能力低。因此，在(iv) 非选择字线，选择比特线，反转数据写入的情况中，由于SNM的劣 化，存储单元20的数据不会毁坏。同样，因为第三及第四存取晶体 管WA1、 WA2的栅极宽度，在第一及第二存取晶体管MA1、 MA2 的栅极宽度以下，所以，第三及第四存取晶体管WA1、 WA2的电流 驱动能力，比第一及第二存取晶体管MA1、 MA2的电流驱动能力低。 因此，在(iv)非选择字线，选择比特线，反转数据写入的情况中， 由于SNM的劣化，存储单元20的数据不会毁坏。
再有，根据这个构成，因为构成写入驱动器22N沟道型MOS晶 体管的栅极宽度，比在第一负载晶体管ML1的栅极宽度上，乘以用2 除以行方向的存储单元数所得的数还大，所以，即便是位于该N沟道 型MOS晶体管驱动的第一比特线BL —侧的行方向存储单元全都成 为"H"，该N沟道型MOS晶体管的驱动能力，胜过全行方向的存储 单元数的负载晶体管的驱动能力。因此，比特线BL成为"L"，向存 储单元20的写入正常的进行。另外，用"2"除，是因为在N沟道型 MOS晶体管和P沟道型MOS晶体管中，栅极宽度、栅极长度相同的情况下， 一般相差两倍的电流驱动能力。
再有，根据这个构成，如图9所示，非选择字线、选择比特线且
反转数据的写入动作中，第三及第四存取晶体管WA1、 WA2栅极端 子的控制是由脉冲信号控制的，就可以防止写入误动作。还有，在写 入驱动器22导通，第一比特线BL成为"L，，期间，因为第一列线CL1 导通期间变短，消费电力的降低成为可能。
再有，根据这个构成，如图IO所示，允许写入信号WE处于活 性化状态，也就是，在写入状态中，通过使允许测试信号TE不活性 化，第一列线CL1成为"H"，第三存取晶体管WA1导通，存储单元 20更容易进行写入(虚线)。因此，通过使允许测试信号TE活性化， 第一列线CL1成为"L"，由于第三存取晶体管WA1非导通，所以， 写入无法进行的SRAM存在(实线)。因此，通过允许测试信号TE, 可以判断写入动作是否容易进行。也就是，SRAM的优良品、该信赖
品等的判定成为了可能。
还有，允许写入信号WE不活性化的状态，也就是，在地处动作 中，通过使允许测试信号TE不活性化，第一列线CL1成为"L",第 三存取晶体管WA1非导通，存储单元20进行正常的读出(虚线)。 然而，通过活性化允许测试信号TE，第一列线CL1成为"H"。通过 存储单元20的读出动作，第一比特线BL成为比Vdd-Vtn低的电压。 第三存取晶体管WA1导通。也就是，第一存取晶体管MA1和第三存 取晶体管WA1双方均导通，SNM劣化。在偏差大的存储单元阵列30 中，存储单元20的第一及第二记忆节点D、ND成为反转的误动作(实 线)。因此，由允许测试信号TE，可以判断读出是否正常进行。也就 是，SRAM的优良品判定、高信赖品的判定成为可能。
图11是表示本发明所涉及的半导体记忆装置之一的SRAM中的 存储单元的第二构成例的图。图11的存储单元50中，是在第一及第 二记忆节点D、 ND中记忆互补数据的存储单元，是由第一及第二负 载晶体管ML1、 ML2、第一及第二驱动晶体管MD1、 MD2、第一及 第二存取晶体管MA1、 MA2、和第三及第四存取晶体管(写入辅助晶体管)WA1、 WA2构成的。
详细说明的话，第一负载晶体管ML1，是具有连接于第一记忆节 点D的漏极端子、被供给电源电压Vdd的源极端子、连接于第二记 忆节点ND的栅极端子的P沟道型MOS晶体管。第二负载晶体管 ML2,是具有连接于第二记忆节点ND的漏极端子、被供给电源电压 Vdd的源极端子、连接于第 一记忆节点D的栅极端子的P沟道型MOS 晶体管。第一驱动晶体管MD1，是具有连接于第一记忆节点D的漏 极端子、连接于接地电压Vss的源极端子、连接于第二记忆节点ND 的栅极端子的N沟道型MOS晶体管。第二驱动晶体管MD2,是具有 连接于第二记忆节点ND的漏极端子、连接于接地电压Vss的源极端 子、连接于第一记忆节点D的栅极端子的N沟道型MOS晶体管。N 沟道型MOS晶体管的第一存取晶体管MA1介于第一记忆节点D和 第一比特线BL之间，N沟道型MOS晶体管的第二存取晶体管MA2 介于第二记忆节点ND和第二比特线NBL之间，这些第一及第二存 取晶体管MA1、 MA2的各个栅极端子连接于字线WL。
再有，还包括介于第一比特线BL和第一记忆节点D之间，且 具有连接于第一记忆节点D的栅极端子的第三存取晶体管WA1,和 介于第二比特线NBL和第二记忆节点ND之间，且具有连接于第二 记忆节点ND的栅极端子的第四存取晶体管WA2。
根据这个构成，第三及第四存取晶体管WA1、 WA2的栅极端子 的控制，因为不再需要使用外部信号进行，所以不只改善了写入动作 的边缘，还得到了布线资源的确保、存储单元50的小面积化等的效 果。
图12及图13表示图11的计时图。在此也是分成以下六种状态 说明
(i) 选择字线、选择比特线、反转数据写入的情况<图12〉
(ii) 选择字线、选择比特线、同一数据写入的情况
(iii) 选择字线、非选择比特线的情况(与非选择例相同)
(iv) 非选择字线、选择比特线、反转数据写入的情况<图13>
(V)非选择字线、选择比特线、同一数据写入的情况
(Vi)非选择字线、非选择比特线的情况(与非选择例相同)
(i) 选择字线、选择比特线、反转数据写入的情况
说明图12所示的波形。使第一记忆节点D的数据为"H"，使第 二记忆节点ND的数据为"L"。也就是，第三存取晶体管WA1的栅 极端子为"H"，第四存取晶体管WA2的栅极端子为"L"，非导通。 写入动作时，在第一比特线BL成为Vdd-Vtn阶段，第三存取晶体管 WA1导通，第一记忆节点D的电位开始下降。再有，由于字线WL 活性化，所以，第一存取晶体管MA1导通，第一记忆节点D的电位 更新变得容易可能。因此，在将第一记忆节点D的电位从"H"更新 为"L"之际，因为不只是第一存取晶体管MA1导通，第三存取晶体 管WA1也成为导通，所以，将第一比特线BL的数据容易写入第一 记忆节点D。
(ii) 选择字线、选择比特线、同一数据写入的情况 使第一记忆节点D的数据为"L",使第二记忆节点ND的数据为
"H"。 也就是，第三存取晶体管WA1的栅极端子为"L，，，非导通。 第四存取晶体管WA2的栅极端子为"H"。写入动作时，第一比特线 BL的数据成为"L",所以，第二比特线NBL的数据成为"H"，与 第二记忆节点ND的数据相同。因此，第四存取晶体管WA2为非导 通。在此，即便是字线WL活性化，由于第一及第二比特线BL、 NBL 和第一及第二记忆节点D、 ND的数据相同，所以，第一及第二存取 晶体管MA1、 MA2为非导通。因此，不发生误动作。
(iii) 选择字线、非选择比特线(非选择例)的情况 使第一记忆节点D的数据为"L",使第二记忆节点ND的数据为
"H"。也就是，第三存取晶体管WA1的栅极端子成为"L",非导通。 第四存取晶体管WA2的栅极端子成为"H"。还有，由于第一及第二 比特线BL、 NBL为非选择，所以为原来的"H"。第二比特线NBL 和第二记忆节点ND的数据相同，所以，第四存取晶体管WA2成为 非导通。在此，即便是字线WL活性化，对于第一比特线BL的数据 "H"，第一记忆节点D的数据中确保了 SNM,所以，数据的更新不 发生。因此，不发生误动作。
(iv) 非选择字线、选择比特线、反转数据写入的情况 说明图13所示的波形。使第一记忆节点D的数据为"H"，使第
二记忆节点ND的数据为"L"。也就是，第三存取晶体管WA1的栅 极端子为"H"，第四存取晶体管WA2的栅极端子为"L"。写入动作 时，在第一比特线BL成为Vdd-Vtn阶段，第三存取晶体管WA1导 通，第一记忆节点D的电位开始下降。然而，由于字线WL活性化， 第一存取晶体管MA1非导通，第一记忆节点D的电位不会变化到产 生更新的电位。因此，第一记忆节点D的电位从"H"下降，但是不 会下降到更新产生的电位，保持"H" —侧的电位原样。因此，不产 生误动作。
(v) 非选择字线、选择比特线、同一数据写入的情况 使第一记忆节点D的数据为"L，，，使第二记忆节点ND的数据为
"H"。也就是，第三存取晶体管WA1的栅极端子为"H",非导通。 第四存取晶体管WA2的栅极端子为"L"。写入动作时，由于第二比 特线NBL和第二记忆节点ND的数据是同一的"H"，所以，第四存 取晶体管WA2为非接通。因此，不发生误动作。
(vi) 非选择字线、非选择比特线(非选择例)的情况 使第一记忆节点D的数据为"L",使第二记忆节点ND的数据为
"H"。 也就是，第三存取晶体管WA1的栅极端子为"L"，非导通。 第四存取晶体管WA2的栅极端子为"L"。由于第二比特线NBL和第 二记忆节点ND的数据是同一的"H"，所以，第四存取晶体管WA2 为非接通。因此，不发生误动作。
从以上这些，选择存储单元的写入动作(i)中，通过第三存取晶 体管WA1或者第四存取晶体管WA2的贡献，向门闩电路的写入变得 容易。在其他条件中，特别是对于一个输出入电路连接了多列存储单 元的构成的情况中的非选择列，可以防止误动作。
图14作为图11的变形例，表示的是附加了第五及第六存取晶体 管WA3、 WA4的存储单元60。图14中的第五及第六存取晶体管WA3、 WA4，为连接于字线WL的构成，介于第一及第二比特线BL、 NBL 和第一及第二记忆节点D、 ND之间。
图15是图14的变形例，第三及第四存取晶体管WA1、 WA2和 第五及第六存取晶体管WA3、 WA4的连接关系，是相反的连接关系。
根据图14及图15的构成，上述条件(iv)非选择字线、选择比 特线、反转数据写入的情况下，由于字线WL不活性，所以第一及第 二比特线BL、 NBL和第一及第二记忆节点D、 ND的电流pass被遮 断。也就是，第五及第六存取晶体管WA3、 WA4成为非导通。因此， 条件(iv)中，能够削减第一比特线BL中流动的电流，降低电能耗 成为可能。
图16是图14的变形例。65是存储单元，PWL是第二字线。第 二字线PWL，连接于第五及第六存取晶体管WA3、 WA4的栅极端子。
图17是图16的变形例，第三及第四存耳又晶体管WA1、 WA2和 第五及第六存取晶体管WA3、 WA4的连接关系，是相反的连接关系。
图18表示包括图16的存储单元65的SRAM的数据写入所涉及 的概略构成图。图18中，66是两输入OR电路，67是转换电路，68 是均衡 充电电路(equalize preeharge)， PSI是充电控制信号。两输 入OR电路66,驱动第二字线PWL, —个输入上接受第一字线WL, 另一个输入上接受转换电路67的输出信号。转换电路67，驱动两输 入电路66。均衡 充电电路68，介于第一及第二比特线BL、 NBL 之间。充电控制信号PSI，被输入到均衡 充电电路68,还提供转换 电路67的输入端子。
根据这个构成，如图19所示，第一及第二比特线BL、 NBL的充 电时候，通过使第二字线PWL导通，将存储单元65的第一或者第二 负载晶体管ML1、 ML2利用于充电成为可能。因此，就可以实线充 电的高速化、时钟周期的高频化。
图20表示本发明所涉及的半导体记忆装置之一的SRAM的构成
27
例。图20中，80是存储单元的列阵列，81是写入电路，82至85分 别是两输入AND电路，86是列译码器。存储单元的列阵列80,表示 存储单元的列方向排列的阵列构造。写入电路81,多个存储单元列阵 列80连接一个写入电路80的构成。
两输入AND电路82,驱动写入驱动器22，接受列i奪码器86和 两输入AND电路23的输出。另外的两输入AND电路83至85也是 同样地构造。另外，图20中，只记载了写入电路81,省略了读出电 路，但是，与写入电路81 —样， 一个读出电路连接多个存储单元列 也是无关的。
根据这个构成，对于列方向的存储单元阵列，写入电路81所占 的面积缩小，小面积化成为可能。
图21表示本发明所涉及的半导体记忆装置之一的SRAM中的存 储单元的第三构成例。图21的存储单元20的构成，除第一及第二负 载晶体管ML1、 ML2的源极以外，与图1 一样。在图21中，MLL 是P沟道型MOS晶体管，91是输入该P沟道型MOS晶体管MLL 的栅极端子的节点。P沟道型MOS晶体管MLL,源极端子上接受电 源电压Vdd,漏极端子上接受第一及第二负载晶体管ML1、 ML2的 源极端子，栅极端子上连接节点91。
根据这个构成，第一及第二负载晶体管ML1、 ML2的源极端子 上，不是直接连接到电源电压Vdd，而是介于P沟道型MOS晶体管 MLL连接，对电源变动产生敏感反应。因此，在写入动作中，第一 及第二记忆节点D、 ND的数据改写状态下，由于P沟道型MOS晶 体管MLL的电阻，第一及第二负载晶体管ML1、 ML2的源极电位比 电源电压Vdd低，写入动作变得容易。
图22表示图1的存储单元20的平面布置所涉及的第一概略构成 例。图22中，IOO为扩散层，101为栅极电极，102为第一布线层， 103为第二布线层，104为第三布线层，105为第四布线层，106为第 五布线层。
根据这个构成，在第一列线CL1和第二列线CL2之间包括供给
第一电位Vdd的布线，供给第一电位Vdd的布线，达到吸收第一及 第二列线CL1、 CL2的信号传递时的干扰的效果，降低列线之间的信 号电压干扰成为可能。
再有，根据这个构成，第三及第四存取晶体管WA1、 WA2的栅 极端子，相对于存储单元的列方向，大略成一直线延伸，所以同时还 抑制了制造偏差。
再有，根据这个构成，第一列线CL1和第一比特线BL为不同的 布线层，第一列线CL1，设置在比第一比特线BL上层的布线层，在 读出动作时，第一列线CLl,因为没有信号变化，对第一比特线BL 起到遮蔽作用。因此，就能够降低来自上层的干扰。
图23表示图11的存储单元50的平面布置所涉及的第一概略构 成例。图23中，与图22不同的是，第三存取晶体管WA1的栅极端 子连接到第二负载晶体管ML2的栅极端子上，第四存取晶体管WA2 的栅极端子连接到第一负载晶体管ML1的栅极端子上。
根据这个构成，第三存取晶体管WA1的栅极端子，相对于存储 单元的列方向，基本沿一直线延伸，通过与第二负载晶体管ML2的 栅极端子连接，小面积化和抑制制造偏差都成为可能。
再有，根据这个构成，第三存取晶体管WA1的栅极端子，相对 于存储单元的列方向，基本沿一直线设置，通过与第一负载晶体管 ML1的扩散层连接，不必迂回连接各自的布线，提供小面积的存储单 元成为可能。
再有，根据这个构成，相对于存储单元的行方向，第一驱动晶体 管MD1的栅极端子和第一存取晶体管MA1的栅极端子的间隔宽度， 与第一存取晶体管MA1的栅极端子和第三存取晶体管WA1的栅极端 子的间隔宽度，基本相等，由此，相对于存储单元的行方向的栅极间 隔就变得一致，抑制制造偏差成为可能。
再有，根据这个构成，多个存储单元中的一个存储单元的行方向 长度，相对于存储单元的行方向，是第三存取晶体管WA1的栅极长 度中央到第一驱动晶体管MD1的栅极长度中央的两倍，由此，比特
线长的削减、以及小面积化成为可能。
图24及图25表示图1及图11的存储单元20及50的平面布置 所涉及的第二概略构成例。在图24及图25中，与图22及图23的不 同是，第一驱动晶体管MD1被并列晶体管所分割。
根据这个构成，相对于存储单元的行方向，第一及第三存取晶体 管MA1、 WA1的扩散区域，和第一驱动晶体管MD1的扩散区域基本 在一直线上，因此，减少了存储单元内扩散区域的独立图案，与降低 特性的不良相关联。因此，成品率的提高成为可能。
再有，根据这个构成，相对于存储单元的行方向，第一及第三存 取晶体管MA1、 WA1的扩散区域，和第一驱动晶体管MD1的扩散区 域基本在一直线上，且，相对于存储单元的列方向，第一存取晶体管 MA1的扩散区域，与第一驱动晶体管MD1的扩散区域基本在一直线 上，因此，扩散区域的图案容易形成，成品率的提高成为可能。
图26及图27表示图1及图11的存储单元20及50的平面布置 所涉及的第三概略构成例。图26及图27中，与图24及图25不同的 是，第一存取晶体管MA1和第三存取晶体管WA1,共有扩散区域而 连接。
根据这个构成，相对于存储单元的行方向，第一存取晶体管MA1 的扩散区域，和第三存取晶体管WA1的扩散区域，基本在一条直线 上，由此，扩散区域图案容易生成，成品率的提高成为可能。
再有，根据这种构成，第三存取晶体管WA1的扩散区域，和第 一负载晶体管ML1的扩散区域的距离，比第三存取晶体管WA1的扩 散区域，和第一驱动晶体管MD1的扩散区域的距离长，因此，可以 降低阱接近效果，改善晶体管的特性成为可能。因此，提高成品率成 为可能。
图22至图27中，第一至第五布线层102至106,各自都处于同 一布线层也无妨。
以上，说明了本发明的实施方式，但是，本发明并不为以上所述 的各实施方式所限定，在不超出它要旨范围下，能够实施各种各样的变形例。例如电路内的正.负理论得适当的变更。
-产业上利用的可能性-
正如以上说明得那样，本发明所涉及的半导体记忆装置，在扩大 数据写入时的动作电压边缘的同时，即便是相对于一个输出入电路连 接了多个存储单元列的构成的情况，防止非选择列的误动作成为了可
能，对SRAM的小面积化有所贡献，特别是作为微处理机用的超高 速緩沖存储器等的是有用的。
权利要求
1.一种半导体记忆装置，包括多个存储单元排列成行列状的存储单元阵列，对上述存储单元的行设置的包含第一字线的多条字线，对上述存储单元的列设置的包含第一及第二比特线的多条比特线，对上述存储单元的列设置的包含第一及第二列线的多条列线，其特征在于上述各存储单元，包括设置在上述比特线中对应的第一比特线和第一记忆节点之间的、由上述字线中对应的上述第一字线控制的第一存取晶体管，设置在上述比特线中对应的第二比特线和第二记忆节点之间的、由上述第一字线控制的第二存取晶体管，具有上述第一及第二记忆节点的门闩电路，与上述第一存取晶体管并联连接、并且具有连接于上述第一列线的栅极端子的第三存取晶体管，以及与上述第二存取晶体管并联连接、并且具有连接于上述第二列线的栅极端子的第四存取晶体管。
2. 根据权利要求1所述的半导体记忆装置，其特征在于 上述门闩电路，包括具有连接于上述第 一记忆节点的漏极端子、供给了第 一 电位的源 极端子、连接于上述第二记忆节点的栅极端子的第 一 负载晶体管，具有连接于上述第二记忆节点的漏极端子、供给了上述第 一 电位 的源极端子、连接于上述第 一记忆节点的栅极端子的第二负载晶体 管，具有连接于上述第 一 记忆节点的漏极端子、供给了第二电位的源 极端子、连接于上述第二记忆节点的栅极端子的第 一驱动晶体管， 具有连接于上述第二记忆节点的漏极端子、供给了上述第二电位的源极端子、连接于上述第 一 记忆节点的栅极端子的第二驱动晶体管。
3. 根据权利要求1所述的半导体记忆装置，其特征在于 行方向的上述第三及第四存取晶体管的栅极长度，在上述第一及第二存取晶体管的栅极长度以上。
4. 根据权利要求1所述的半导体记忆装置，其特征在于 列方向的上述第三及第四存取晶体管的栅极宽度，在上述第一及第二存取晶体管的栅极宽度以下。
5. 根据权利要求2所述的半导体记忆装置，其特征在于 包括连接于上述第一比特线的写入电路， 上述写入电路包含N沟道型MOS晶体管，上述N沟道型MOS晶体管的栅极宽度，是比在上述第一负载晶 体管的栅极宽度上乘以行方向的存储单元数除以2的数大。
6. 根据权利要求1所述的半导体记忆装置，其特征在于 包括连接于上述第一比特线的写入电路， 上述写入电路包含N沟道型MOS晶体管、和脉冲生成电路， 上述N沟道型MOS晶体管，接收上述脉沖生成电路的输出信号。
7. 根据权利要求1所述的半导体记忆装置，其特征在于 还包括其他的脉冲生成电路，且上述第一列线接受其他的脉冲生成电路的输出信号。
8. 根据权利要求1所述的半导体记忆装置，其特征在于 当输入第一控制信号时，上述第一及第二列线，成为活性化状态。
9. 根据权利要求1所述的半导体记忆装置，其特征在于 当输入第一控制信号时，上述第一及第二列线，成为不活性化状态。
10. 根据权利要求1所述的半导体记忆装置，其特征在于 施加在上述字线上的电位是从上述第一电位到上述第二电位为止的电位，施加在上述第一列线上的电位是从第三电位到上述第二电位为止的电位，上述第三电位，比上述第二电位大。
11. 根据权利要求2所述的半导体记忆装置，其特征在于 上述第一及第二负载晶体管和上述第一电位之间，插入了 MOS晶体管。
12. 根据权利要求1所述的半导体记忆装置，其特征在于包括多个包含对应上述存储单元阵列的第 一 输出入电路的输出 入电路，上述第一输出入电路，连接了上述存储单元的多列。
13. 根据权利要求2所述的半导体记忆装置，其特征在于 在上述第一列线和上述第二列线之间，介入了提供上述第一电位的布线。
14. 根据权利要求2所述的半导体记忆装置，其特征在于 上述第三及第四存取晶体管的栅极端子，在上述存储单元的列方向上，大略成一直线延伸。
15. 根据权利要求2所述的半导体记忆装置，其特征在于 上述多个存储单元中的一个存储单元的行方向长度，是从上述第三存取晶体管的栅极长度的中央到上述第 一 驱动晶体管的栅极长度 的中央的间隔的两^"。
16. 根据权利要求2所述的半导体记忆装置，其特征在于上述第三存取晶体管的栅极端子，在上述存储单元的列方向上， 大略成一直线延伸，且和上述第二负栽晶体管的栅极端子连接。
17. 根据权利要求2所述的半导体记忆装置，其特征在于在上述存储单元的行方向上，上述第 一 驱动晶体管的栅极端子和 上述第 一存取晶体管的栅极端子的间隔宽度，与上述第 一存取晶体管 的栅极端子和上述第三存取晶体管的栅极端子的间隔宽度基本相等。
18. 根据权利要求2所述的半导体记忆装置，其特征在于 上述第一列线和上述第一比特线在不同的布线层中， 上述第一列线，布置在比上述第一比特线的更上层。
19. 根据权利要求2所述的半导体记忆装置，其特征在于 上述第一及第三存取晶体管的扩散区域，和上述第一驱动晶体管的扩散区域，在上述存储单元的行方向，大略成一直线。
20. 根据权利要求2所述的半导体记忆装置，其特征在于 上述第一及第三存取晶体管的扩散区域，和上述第一驱动晶体管的扩散区域，在上述存储单元的行方向，大略成一直线，且上述第一存取晶体管的扩散区域，和上述第一驱动晶体管的扩散 区域，在上述存储单元的列的方向，大略成一直线。
21. 根据权利要求2所述的半导体记忆装置，其特征在于 上述第一存取晶体管的扩散区域，和上述第三存取晶体管的扩散区域，在上述存储单元的行方向上，大略成一直线。
22. 根据权利要求2所述的半导体记忆装置，其特征在于 在上述存储单元的列方向上，上述第三存取晶体管的扩散区域和上述第一负载晶体管的扩散区域的距离，比上述第三存取晶体管的扩 散区域和上述第一驱动晶体管的扩散区域的距离长。
23. —种半导体记忆装置，包括多个存储单元排列成行列状的存储单元阵列， 对上述存储单元的行设置的包含第一字线的多条字线， 对上述存储单元的列设置的包含第一及第二比特线的多条比特 线，其特征在于上述各存储单元，包括设置在上述比特线中对应第一比特线和第一记忆节点之间的、由 上述字线中对应上述第 一字线控制的第 一存取晶体管，设置在上述比特线中对应第二比特线和第二记忆节点之间的、由 上述第一字线控制的第二存取晶体管，具有上述第一及第二记忆节点的门闩电路，设置在上述第一比特线和上述第一记忆节点之间、并且具有连接 于上述第 一记忆节点的栅极端子的第三存取晶体管，以及设置在上述第二比特线和上述第二记忆节点之间、并且具有连接于上述第二记忆节点的栅极端子的第四存取晶体管。
24. 根据权利要求23所述的半导体记忆装置，其特征在于 还包括介于上述第一比特线和上述第一记忆节点之间，且具有连接于上 述第一字线的栅极端子的第五存取晶体管，介于上述第二比特线和上述第二记忆节点之间，且具有连接于上 述第一字线的栅极端子的第六存取晶体管，另上述第三存取晶体管和上述第五存取晶体管串联连接，上述第四存取晶体管和上述第六存取晶体管串联连接。
25. 根据权利要求23所述的半导体记忆装置，其特征在于 还包括介于上述第一比特线和上述第一记忆节点之间，且具有连接于上 述第二字线的栅极端子的第五存取晶体管，介于上述第二比特线和上述第二记忆节点之间，且具有连接于上 述第二字线的栅极端子的第六存取晶体管，另上述第三存取晶体管和上述第五存取晶体管串联连接， 上述第四存取晶体管和上述第六存取晶体管串联连接。
26. 根据权利要求23所述的半导体记忆装置，其特征在于 上述门闩电^各还包括具有连接于上述第 一记忆节点的漏极端子、被供给第 一 电位的源 极端子、和连接于上述第二记忆节点的栅极端子的第一负载晶体管，具有连接于上述第二记忆节点的漏极端子、被供给第 一 电位的源 极端子、和连接于上述第 一 记忆节点的栅极端子的第二负载晶体管，具有连接于上述第 一 记忆节点的漏极端子、被供给第二电位的源 极端子、和连接于上述第二记忆节点的栅极端子的第 一驱动晶体管， 以及具有连接于上述第二记忆节点的漏极端子、被供给第二电位的源 极端子、和连接于上述第一记忆节点的栅极端子的第二驱动晶体管。
27. 根据权利要求26所述的半导体记忆装置，其特征在于在上述第一列线和上述第二列线之间，介有供给上述第一电位的 布线。
28. 根据权利要求26所述的半导体记忆装置，其特征在于 上述第三记忆节点第四存取晶体管的栅极端子，在上述存储单元的列方向上，大略成一直线延伸。
29. 根据权利要求26所述的半导体记忆装置，其特征在于 上述多个存储单元中的一个存储单元的行方向的长度，是从上述第三存储单元的栅极长度的中央到上述第一驱动晶体管的栅极长度 的中央为止的间隔的两倍。
30. 根据权利要求26所述的半导体记忆装置，其特征在于上述第三存取晶体管的栅极端子，在上述存储单元的列方向上， 大略成一 直线延伸，且连接于上述第二负载晶体管的栅极端子。
31. 根据权利要求26所述的半导体记忆装置，其特征在于 在上述存储单元的行方向上，上述第一驱动晶体管的栅极端子和上述第一存取晶体管的栅极端子的间隔宽度、与上述第一存取晶体管 的栅极端子和上述第三存取晶体管的栅极端子的间隔宽度基本相等。
32. 根据权利要求26所述的半导体记忆装置，其特征在于 上述第一列线和上述第一比特线在不同的布线层中， 上述第一列线，布置在比上述第一比特线的更上层。
33. 根据权利要求26所述的半导体记忆装置，其特征在于 上述第一及第三存取晶体管的扩散区域，和上述第一驱动晶体管的扩散区域，在上述存储单元的行方向，大略成一直线。
34. 根据权利要求26所述的半导体记忆装置，其特征在于 上述第一及第三存取晶体管的扩散区域，和上述第一驱动晶体管的扩散区域，在上述存储单元的行方向，大略成一直线，且上述第 一存取晶体管的扩散区域，和上述第 一驱动晶体管的扩散 区域，在上述存储单元的列的方向，大略成一直线。
35. 根据权利要求26所述的半导体记忆装置，其特征在于 上述第一存取晶体管的扩散区域，和上述第三存取晶体管的扩散区域，在上述存储单元的行方向上，大略成一直线。
36.根据权利要求26所述的半导体记忆装置，其特征在于 在上述存储单元的列方向上，上述第三存取晶体管的扩散区域和上述第一负载晶体管的扩散区域的距离，比上述第三存取晶体管的扩散区域和上述第 一驱动晶体管的扩散区域的距离长。
全文摘要
谋取SRAM的动作范围的扩大，和相对于多列存储单元列具有一个输出入电路的SRAM的小面积化。在具有第一及第二负载晶体管(ML1、ML2)、第一及第二驱动晶体管(MD1、MD2)、和第一及第二存取晶体管(MA1、MA2)的存储单元(20)中，附加了介于第一比特线(BL)及第一记忆节点(D)之间的，且具有连接于第一列线(CL1)的栅极端子的第三存取晶体管(WA1)，和介于第二比特线(NBL)和第二记忆节点(ND)之间的，且具有连接于第二列线(CL2)的栅极端子的第四存取晶体管(WA2)。
文档编号G11C11/413GK101345082SQ200810099898
公开日2009年1月14日 申请日期2008年6月6日 优先权日2007年7月12日
发明者增尾昭, 小池刚, 角谷范彦, 辻村和树 申请人:松下电器产业株式会社