浅沟槽隔离结构阵列、半导体器件结构及制备方法与流程

本发明属于半导体器件制造技术领域，特别是涉及一种浅沟槽隔离结构阵列、半导体器件结构及制备方法。

背景技术：

动态随机存储器(dram)是一种常用的半导体存储器件。由许多重复的存储单元组成。每个存储单元通常包括一个电容器和一个晶体管；晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信息号能够控制晶体管的打开或关闭，进而通过位线读取在电容器中的数据信息，或者通过位线将数据信息写入电容器中进行存储。数据以电荷形式存放在电容器之中，一般以无电荷代表“0”，有电荷代表“1”，反之亦可。通常为了缩小器件尺寸，会在阵列排布的有源区区域设置纵横交错的字线和位线，并设置多个节点接触以连接每个存储单元的存储电容，这种多层次的立体结构需要字线图案、位线图案、节点接触与有源区之间的精确对准，对制作工艺有较高的要求，同时，现有的结构中，一般需要在衬底中制备浅沟槽隔离结构，以将有源区隔开，从而进一步得到满足上述要求的器件。

现有的浅沟槽隔离结构的制备中，一般包括：利用图罩刻蚀制作接触窗；以高选择比刻蚀将图罩图形转移到硬掩模图形上，再转印到衬底上，在衬底上形成沟槽；在沟槽中填入介电材料；在已有图案上进行埋入式晶体管源极、漏极以及ldd的离子注入；在已有图案上完成埋入式字元线的沟槽，并填入栅极氧化层，功函数以及金属。然而，现有的浅沟槽隔离结构往往存在fin结构不对称的现象，在相邻不同的浅沟槽隔离结构中制备的字线深度不一致，从而导致不对称的两处的电场强度不同，影响到器件的临界电压，并且，现有的浅沟槽隔离结构中，有的底部尺寸较小，在填充材料的过程中，如制备字线结构填充字线金属层(如填充tin/w)时，经常会出现内部孔洞(void)，影响器件性能。

因此，如何提供一种浅沟槽隔离结构阵列、半导体器件结构及制备方法，以解决现有技术中的上述问题实属必要。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种浅沟槽隔离结构阵列、半导体器件结构及制备方法，用于解决现有技术中fin结构不对称，相邻不同浅沟槽隔离结构之间字线深度不一致导致的电场强度不同以及沟槽底部尺寸小填充易出现孔洞等问题。

为实现上述目的及其他相关目的，本发明提供一种浅沟槽隔离结构阵列的制备方法，包括如下步骤：

1)提供一半导体衬底，且所述半导体衬底表面所在的平面内定义有相互垂直的横向及纵向，于所述半导体衬底上形成第一掩膜层，所述第一掩膜层包括复数条平行排布且相对于所述纵向呈第一倾角的第一掩膜单元，相邻所述第一掩膜单元之间具有第一间隙；

2)于所述半导体衬底上形成第二掩膜层，所述第二掩膜层填充于所述第一间隙内且延伸覆盖所述第一掩膜层，且所述第二掩膜层上形成有复数个阵列排布的辅助窗口，每一行所述辅助窗口相对于所述纵向呈第二倾角等间距排布，同一行上相邻所述辅助窗口之间具有第二间隙，所述辅助窗口暴露所述第一掩膜单元的顶部且所述第二间隙的宽度与所述第一间隙的宽度的尺寸匹配，所述第二倾角与所述第一倾角具有不同的旋转角度；

3)将所述第一掩膜层及所述第二掩膜层上的图案转移至所述半导体衬底内并保留剩余的所述第一掩膜层，以形成由所述第一间隙限定的第一沟槽以及由所述辅助窗口限定的第二沟槽，且沿所述第一掩膜单元延伸的方向上，由相邻所述第二沟槽界定出复数个有源区，其中，沿所述纵向上，所述第二沟槽与两侧相邻的所述第一沟槽共同构成第一浅沟槽，两个相邻的所述第一浅沟槽之间具有一由所述第一沟槽构成的第二浅沟槽；以及

4)于剩余的所述第一掩膜层的顶部、侧壁以及延伸至所述第一浅沟槽和所述第二浅沟槽的部分侧壁上形成阻挡层，并以所述阻挡层为掩膜对所述半导体衬底继续进行刻蚀，以沿所述第一浅沟槽继续刻蚀并形成第一浅沟槽隔离结构，沿所述第二浅沟槽继续刻蚀并形成第二浅沟槽隔离结构。

作为本发明的一种优选方案，步骤1)中，所述第一倾角相对于所述纵向形成有逆时钟的锐角旋转角度，步骤2)中，所述第二倾角相对于所述纵向形成有顺时钟的锐角旋转角度。

作为本发明的一种优选方案，步骤3)中，将所述第一掩膜层及所述第二掩膜层上的图案转移至所述半导体衬底内的步骤包括：先以所述第二掩膜层为掩膜对所述第一掩膜层进行刻蚀，再去除剩余的所述第二掩膜层，并继续以刻蚀后的所述第一掩膜层为掩膜对所述半导体衬底进行刻蚀。

作为本发明的一种优选方案，步骤3)中，所述第一浅沟槽的深度大于所述第二浅沟槽的深度，且沿所述纵向上，所述第一浅沟槽与所述第二浅沟槽的截面形状均包括倒梯形。

作为本发明的一种优选方案，步骤3)中，沿所述纵向上，在所述半导体衬底内构成有复数个循环单元，每个所述循环单元依次包括第一浅沟槽、有源区、第二浅沟槽以及有源区。

作为本发明的一种优选方案，步骤4)中，通过原子层沉积工艺形成所述阻挡层，所述阻挡层的材料包括氧化铝。

作为本发明的一种优选方案，所述第一浅沟槽及所述第二浅沟槽裸露的侧壁的高度均分别对应占据所述第一浅沟槽底部至所述阻挡层表面的高度以及所述第二浅沟槽底部至所述阻挡层表面的高度的20％～70％。

作为本发明的一种优选方案，步骤4)中，将所述第一浅沟槽继续刻蚀一第一深度以形成所述第一浅沟槽隔离结构，将所述第二浅沟槽继续刻蚀一第二深度，以形成所述第二浅沟槽隔离结构，其中，所述第一深度大于所述第二深度，且所述第一深度与所述第二深度的差值范围包括30～70纳米；且沿所述纵向上，继续进行刻蚀形成的结构的截面形状的侧壁与竖直方向所呈的钝角角度均对应大于所述第一浅沟槽及所述第二浅沟槽的截面形状的侧壁与竖直方向所呈的钝角角度。

作为本发明的一种优选方案，步骤4)中，沿所述纵向上，所述第一浅沟槽隔离结构及所述第二浅沟槽隔离结构的截面形状的底部均包括矩形，且所述截面形状的顶部开口尺寸均大于对应的所述矩形的底边边长，其中，所述第一浅沟槽隔离结构的深度大于所述第二浅沟槽隔离结构的深度。

作为本发明的一种优选方案，所述截面形状的顶部形状由所述第一浅沟槽与所述第二浅沟槽限定，均包括倒梯形，且所述矩形连接位于所述倒梯形的下方，其中，所述第一浅沟槽限定的倒梯形的侧壁与竖直方向所呈的钝角角度范围包括160°～179.9°；所述第二浅沟槽限定的倒梯形的侧壁与竖直方向所呈的钝角角度范围包括160°～179.9°。

本发明还提供一种半导体器件结构的制备方法，包括如下步骤：

1)采用上述任意一项方案所述的制备方法制备浅沟槽隔离结构阵列；

2)去除剩余的所述阻挡层，于所述第一浅沟槽隔离结构及所述第二浅沟槽隔离结构内填充满隔离介质层；以及

3)于所述有源区以及所述隔离介质层内制备埋入式字线结构。

作为本发明的一种优选方案，步骤3)具体包括：

3-1)向所述有源区内进行第一次离子注入，以形成沟道区；

3-2)向所述有源区内继续进行第二次离子注入及第三次离子注入，以在所述沟道区的上方依次形成轻掺杂漏区以及浅结区；

3-3)制备沿所述横向平行间隔排布且经过所述有源区及所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构的复数条器件沟槽结构，且所述器件沟槽结构的底部延伸至所述沟道区；以及

3-4)于所述器件沟槽结构表面依次沉积栅极氧化层及字线实体层，得到埋入式字线结构，并于所述器件沟槽结构填充覆盖所述栅极氧化层及所述字线实体层的绝缘介质层。

作为本发明的一种优选方案，步骤3-4)中，还包括步骤：于所述栅极氧化层与所述字线实体层之间形成字线表面层，所述字线表面层用于界定所述埋入字线结构的有效工作区。

作为本发明的一种优选方案，所述字线表面层的材料包括氮化钛；所述字线实体层的材料包括钨；所述绝缘介质层的材料包括氮化硅。

作为本发明的一种优选方案，步骤3-3)中，所述器件沟槽结构包括位于所述第一浅沟槽隔离结构及所述第二浅沟槽隔离结构内的第一部分以及位于所述有源区内的第二部分，所述第一部分的深度大于所述第二部分的深度。

作为本发明的一种优选方案，步骤3-3)中，同一所述有源区内有两条所述器件沟槽结构经过，且同一所述器件沟槽结构循环依次穿过第一浅沟槽隔离结构、有源区、第二沟槽隔离结构以及有源区。

作为本发明的一种优选方案，步骤3-3)中，所述器件沟槽结构的深度小于所述第二浅沟槽隔离结构的深度；所述器件沟槽结构的高度范围包括100～300纳米，所述第二浅沟槽隔离结构的高度范围包括200～600纳米，所述第一浅沟槽隔离结构的高度范围包括200～700纳米。

作为本发明的一种优选方案，步骤3-1)中的所述第一次离子注入的注入离子包括硼；步骤3-2)中所述第二次离子注入的注入离子包括磷，所述第三次离子注入的注入离子包括砷。

作为本发明的一种优选方案，步骤2)中，所述隔离介质层的材料的介电常数数值范围包括0～3，所述隔离介质层的材料包括氧化硅。

作为本发明的一种优选方案，位于所述第一浅沟槽隔离结构内的埋入式字线结构与位于所述第二浅沟槽隔离结构内的埋入式字线结构具有相同的深度。

本发明还提供一种浅沟槽隔离结构阵列，包括：半导体衬底，所述半导体衬底表面所在的平面内定义有相互垂直的横向及纵向；所述半导体衬底具有复数个平行等间距排布的第一沟槽及复数个阵列排布的第二沟槽，所述第一沟槽相对于所述纵向具有第一倾角；所述半导体衬底包括复数个阵列排布的有源区，每个所述有源区具有相同的外轮廓，且每一行所述有源区与所述第一沟槽呈交替间隔排布；每个所述第二沟槽具有相同的外轮廓，每一行所述第二沟槽相对于所述纵向呈第二倾角等间距排布，且所述第二沟槽位于每一行的相邻所述有源区构成的间隙之间，所述第二倾角与所述第一倾角具有不同的旋转角度；并且，所述半导体衬底还具有第一辅助凹槽及第二辅助凹槽，所述第一辅助凹槽位于所述第二沟槽及与所述第二沟槽两侧相邻的所述第一沟槽下方，并与对应的所述第一沟槽、所述第二沟槽共同构成第一浅沟槽隔离结构；所述第二辅助凹槽沿所述纵向上对应位于两个相邻的所述第一辅助凹槽之间的所述第一沟槽下方，并与对应的所述第一沟槽构成第二浅沟槽隔离结构。

作为本发明的一种优选方案，所述第一辅助凹槽具有第一深度，所述第二辅助凹槽具有第二深度，其中，所述第一深度大于所述第二深度，且所述第一深度与所述第二深度的差值范围包括30～70纳米；且沿所述纵向上，所述第一辅助凹槽的截面形状的侧壁与竖直方向所呈的钝角角度大于其上方的由所述第二沟槽及第一沟槽共同构成的第一浅沟槽的截面形状的侧壁与竖直方向所呈的钝角角度，所述第二辅助凹槽的截面形状的侧壁与竖直方向所呈的钝角角度大于其上方的由所述第一沟槽构成的第二浅沟槽的截面形状的侧壁与竖直方向所呈的钝角角度。

作为本发明的一种优选方案，沿所述纵向上，所述第一辅助凹槽及所述第二辅助凹槽的截面形状均包括矩形，且所述第一浅沟槽隔离结构及所述第二浅沟槽隔离结构的截面形状的顶部开口尺寸均大于对应的所述矩形的底边边长，其中，所述第一浅沟槽隔离结构的深度大于所述第二浅沟槽隔离结构的深度。

作为本发明的一种优选方案，所述第一浅沟槽隔离结构及所述第二浅沟槽隔离结构的截面形状的顶部形状分别由所述第一辅助凹槽上方的第二沟槽和第一沟槽构成的第一浅沟槽以及所述第二辅助沟槽上方的第一沟槽构成的第二浅沟槽限定，均包括倒梯形，且所述矩形连接位于所述倒梯形的下方，其中，所述第一浅沟槽限定的倒梯形的侧壁与竖直方向所呈的钝角角度范围包括160°～179.9°；所述第二浅沟槽限定的倒梯形的侧壁与竖直方向所呈的钝角角度范围包括160°～179.9°。

本发明还提供一种半导体器件结构，包括：

如上述任意一项方案所述的浅沟槽隔离结构阵列；

隔离介质层，填充于所述第一浅沟槽隔离结构与所述第一浅沟槽隔离结构内；以及

复数条埋入式字线结构，位于所述有源区以及所述隔离介质层内，且所述埋入式字线结构沿所述横向呈平行间隔排布。

作为本发明的一种优选方案，所述埋入式字线包括：

器件沟槽结构，沿所述横向呈平行间隔排布且穿过所述有源区及所述第一沟槽隔离结构和所述第二沟槽隔离结构；

栅极氧化层，位于所述器件沟槽结构的底部及部分侧壁；以及

字线表面层及字线实体层，所述字线表面层位于所述栅极氧化层表面，所述字线实体层位于所述字线表面层表面。

作为本发明的一种优选方案，所述器件沟槽结构的深度小于所述第二浅沟槽隔离结构的深度；所述器件沟槽结构的高度范围包括100～300纳米，所述第二浅沟槽隔离结构的高度范围包括200～600纳米，所述第一浅沟槽隔离结构的高度范围包括200～700纳米。

作为本发明的一种优选方案，同一所述有源区内有两条所述埋入式字线结构经过，且同一所述埋入式字线结构循环并依次穿过第一浅沟槽隔离结构、有源区、第二沟槽隔离结构以及有源区。

作为本发明的一种优选方案，位于所述第一浅沟槽隔离结构内的埋入字线结构与位于所述第二浅沟槽隔离结构内的埋入字线结构具有相同的深度。

如上所述，本发明的种浅沟槽隔离结构阵列、半导体器件结构及制备方法，具有以下有益效果：

本发明采用定量原子层沉积工艺及复数次刻蚀的工艺制备的浅沟槽隔离结构，使得相邻的浅沟槽隔离结构之间，即使是不同尺寸的浅沟槽隔离结构，也不会因为尺寸的差异等导致fin结构的不对称，使得制备的结构，如埋入式字线在相邻的浅沟槽隔离结构之间形成时具有相同的深度，从而改善了由于深度不一致导致的电场强度的差异问题，改善了器件的临界电压；同时，本发明通过合理结构设计，改善了浅沟槽隔离结构底部开口宽度与上部开口尺寸差异较大造成电晶管制作缺陷，缓解在进行内部填充时，如制备埋入式字线填充字线金属(如tin/w)时，在金属内部出现填充孔洞(void)的现象。

附图说明

图1显示为本发明的浅沟槽隔离结构阵列制备工艺流程图。

图2显示为本发明浅沟槽隔离结构阵列制备中形成具有图形的第一光刻胶层的示意图。

图3显示为图2中沿a-b方向的截面图。

图4显示为本发明浅沟槽隔离结构阵列制备中刻蚀形成第一掩膜层的示意图。

图5显示为图4中沿a-b方向的截面图。

图6显示为本发明浅沟槽隔离结构阵列制备中的第一掩膜单元排列的示意图。

图7显示为图6中沿a-b方向的截面图。

图8显示为本发明浅沟槽隔离结构阵列制备中形成具有图形的第二光刻胶层的示意图。

图9显示为图8中沿a-b方向的截面图。

图10显示为图8中沿c-d方向的截面图。

图11显示为本发明浅沟槽隔离结构阵列制备中刻蚀形成第二掩膜层的示意图。

图12显示为图11中沿a-b方向的截面图。

图13显示为图11中沿c-d方向的截面图。

图14显示为本发明浅沟槽隔离结构阵列制备中将第一第二掩膜层上的图案转移示意图。

图15显示为图14中沿a-b方向的截面图。

图16显示为图14中沿c-d方向的截面图。

图17显示为本发明浅沟槽隔离结构阵列制备中形成阻挡层的结构示意图。

图18显示为图17中沿a-b方向的截面图。

图19显示为图17中沿c-d方向的截面图。

图20显示为本发明浅沟槽隔离结构阵列制备中以阻挡层为掩膜进行刻蚀后的示意图。

图21显示为图20中沿a-b方向的截面图。

图22显示为图20中沿c-d方向的截面图。

图23显示为本发明浅沟槽隔离结构阵列制备中去除阻挡层后的示意图。

图24显示为图23中沿a-b方向的截面图。

图25显示为图23中沿c-d方向的截面图。

图26显示为本发明浅沟槽隔离结构阵列制备中形成隔离介质层的示意图。

图27显示为图26中沿a-b方向的截面图。

图28显示为图26中沿c-d方向的截面图。

图29显示为本发明浅沟槽隔离结构阵列制备中去除部分隔离介质层后的示意图。

图30显示为图29中沿a-b方向的截面图。

图31显示为图29中沿c-d方向的截面图。

图32显示为本发明浅沟槽隔离结构阵列制备中形成沟道区、掺杂漏区及浅结区示意图。

图33显示为本发明浅沟槽隔离结构阵列制备中形成埋入式字线结构的示意图。

图34显示为图33中沿a-b方向的截面图。

图35显示为图33中沿c-d方向的截面图。

图36显示为一示例中图35虚线框区域的局部放大图。

图37显示为对比例中的一半导体器件结构的示意图。

元件标号说明

10半导体衬底

11第一掩膜层

111第一掩膜单元

12第一光刻胶层

121第一光刻胶单元

13第二掩膜层

131辅助窗口

14第二光刻胶层

141光刻胶辅助窗口

15第一沟槽

16第二沟槽

161有源区

17第一浅沟槽

18第二浅沟槽

19阻挡层

20第一辅助凹槽

21第二辅助凹槽

22第一浅沟槽隔离结构

23第二浅沟槽隔离结构

24隔离介质层

25器件沟槽结构

251第一部分

252第二部分

26栅极氧化层

27字线表面层

28字线实体层

29绝缘介质层

30沟道区

31浅掺杂漏区

32浅结区

33衬底

34有源区

35隔离结构

36表面金属层

37填充金属层

39填充孔洞

s1～s4步骤1)～步骤4)

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图37。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一：

如图1所示，本发明提供一种浅沟槽隔离结构阵列的制备方法，包括如下步骤：

1)提供一半导体衬底，且所述半导体衬底表面所在的平面内定义有相互垂直的横向及纵向，于所述半导体衬底上形成第一掩膜层，所述第一掩膜层包括复数条平行排布且相对于所述纵向呈第一倾角的第一掩膜单元，相邻所述第一掩膜单元之间具有第一间隙；

2)于所述半导体衬底上形成第二掩膜层，所述第二掩膜层填充于所述第一间隙内且延伸覆盖所述第一掩膜层，且所述第二掩膜层上形成有复数个阵列排布的辅助窗口，每一行所述辅助窗口相对于所述纵向呈第二倾角等间距排布，同一行上相邻所述辅助窗口之间具有第二间隙，所述辅助窗口暴露所述第一掩膜单元的顶部且所述第二间隙的宽度与所述第一间隙的宽度尺寸匹配，所述第二倾角与所述第一倾角具有不同的旋转角度；

3)将所述第一掩膜层及所述第二掩膜层上的图案转移至所述半导体衬底内并保留剩余的所述第一掩膜层，以形成由所述第一间隙限定的第一沟槽以及由所述辅助窗口限定的第二沟槽，且沿所述第一掩膜单元延伸的方向上，由相邻所述第二沟槽界定出复数个有源区，其中，沿所述纵向上，所述第二沟槽与两侧相邻的所述第一沟槽共同构成第一浅沟槽，两个相邻的所述第一浅沟槽之间具有一由所述第一沟槽构成的第二浅沟槽；以及

4)于剩余的所述第一掩膜层的顶部、侧壁以及延伸至所述第一浅沟槽和所述第二浅沟槽的部分侧壁上形成阻挡层，并以所述阻挡层为掩膜对所述半导体衬底继续进行刻蚀，以沿所述第一浅沟槽继续刻蚀并形成第一浅沟槽隔离结构，沿所述第二浅沟槽继续刻蚀并形成第二浅沟槽隔离结构。

下面将结合附图详细说明本发明的浅沟槽隔离结构的制备方法。

首先进行步骤1)，如图1中的s1及图2～7所示，提供一半导体衬底10，且所述半导体衬底10表面所在的平面内定义有相互垂直的横向(x轴)及纵向(y轴)，于所述半导体衬底上10形成第一掩膜层11，所述第一掩膜层11包括复数条平行排布且相对于所述纵向呈第一倾角的第一掩膜单元111，相邻所述第一掩膜单元111之间具有第一间隙d1。

具体的，本实施例首先提供一半导体衬底10，所述半导体衬底10的材料包括但不限于单晶或多晶半导体材料，另外，还可以是本征单晶硅衬底或者是轻微掺杂的硅衬底，进一步，可以为n型多晶硅衬底或p型多晶硅衬底，在本实施例中，所述半导体衬底10为多晶硅材料的衬底。另外，在所述半导体衬底10表面所在的平面内定义有相互垂直的横向(x轴)及纵向(y轴)，例如定义纵向y轴是相同于字线的延伸方向，横向x轴是相同于位线的延伸方向，纵向y和横向x为垂直相交。另外，本发明中的“复数”是指若干的意思，如复数条平行排布且相对于所述纵向呈第一倾角的第一掩膜单元111，是指有若干条平行排布且相对于所述纵向呈第一倾角的第一掩膜单元111。

具体的，在所述半导体衬底10的表面制备第一掩膜层11，用于限定对所述半导体衬底进行刻蚀的一种图形，其中，一种采用等离子体刻蚀形成所述第一掩膜层11的方法如图2～7所示，先形成一层具有图形的第一光刻胶层12，所述第一光刻胶层12具有若干条平行间隔排布的第一光刻胶单元121，再以第一光刻胶层12为掩膜将图案转移至所述第一掩膜层11上，形成若干条平行间隔排布的第一掩膜单元111，并最后通过灰化等工艺去除光刻胶。其中，所述第一倾角可以相对于所述纵向(y轴方向)形成有逆时钟的锐角旋转角度，当然也可以逆时钟的钝角，甚至是直角旋转角度，这依据实际需求选择。另外，所述第一掩膜层11的材料包括但不限于氮化硅、氧化硅以及碳等其他同所述半导体衬底10的材料之间存在较高选择比的材料。

接着进行步骤2)，如图1中的s2及图8～13所示，于所述半导体衬底10上形成第二掩膜层13，所述第二掩膜层13填充于所述第一间隙d1内且延伸覆盖所述第一掩膜层11，且所述第二掩膜层13上形成有复数个阵列排布的辅助窗口131，每一行所述辅助窗口131相对于所述纵向呈第二倾角等间距排布，同一行上相邻所述辅助窗口131之间具有第二间隙d2，所述辅助窗口131暴露所述第一掩膜单元111的顶部且所述第二间隙的宽度与所述第一间隙d1的宽度的尺寸匹配，所述第二倾角与所述第一倾角具有不同的旋转角度。

具体的，在步骤1)得到的结构上再形成一层第二掩膜层13，其中，所述第二掩膜层13也用于通过辅助窗口131限定最终在所述半导体衬底10中形成的图案，并于所述第一掩膜层11上的图案进行组合，共同在所述半导体衬底10中组合成本发明所要得到的图案。其中，所述第二掩膜层13的材料包括但不限于氮化硅、氧化硅以碳等，但是材料的选择需要同所述第一掩膜层11的材料之间存在较高选择比。

另外，本示例还提供一种采用等离子体刻蚀形成所述第二掩膜层13的方法，如图8～13所示，先沉积一层制备所述第二掩膜层的材料层，该层材料城填充满所述第一掩膜单元111之间形成的第一间隙d1，并均匀覆盖至所述第一掩膜层11上且形成有一定的厚度，然后再在该层材料层上形成具有图形的第二光刻胶层141，并在第二光刻胶层内制备出与需要的辅助窗口131对应的光刻胶辅助窗口141，最后基于其对该材料层进行刻蚀，并以所述第一掩膜层11为刻蚀停止层，移除光刻胶最终得到具有辅助窗口131的第二掩膜层13。

其中，所述辅助窗口131呈阵列排布，其外轮廓外轮廓可以具有平行四边形、长方形或其他适合的形状，本实施例中所述辅助窗口131的外轮廓采用了平行四边形的形状，所述辅助窗口131对应形成在所述第一掩膜单元111顶部正上方的所述第二掩膜层13上，所述辅助窗口131的尺寸刚刚好对应于所述第一掩膜单元111的顶部尺寸，且所述第一间隙内以及第一间隙上方超出第一掩膜层高度的位置形成有均匀的第二掩膜层。

另外，对于所述辅助窗口131阵列排布的设计，以实际需求选定，本示例中，每一行所述辅助窗口131相对于所述纵向呈第二倾角等间距排布，基于此，所述第二倾角以及所述第一倾角的设定可以控制后续形成的有源区以及浅沟槽隔离结构的排布，述第一倾角可以相对于所述纵向(y轴方向)形成有逆时钟的锐角旋转角度，当然也可以逆时钟的钝角，甚至是直角旋转角度，这里，本申请选择所述第一倾角与所述第二倾角相对于所述纵向分别形成有顺逆时钟不同方向的锐角旋转角度，另外，所述第二间隙d2与所述第一间隙d1的尺寸相匹配，作为一示例，所述第一间隙d1与所述第二间隙d2相等，目的是刻蚀后在需要的位置二者可以连通以形成需要的图形。

作为示例，步骤1)中，所述第一倾角相对于所述纵向形成有逆时钟的锐角旋转角度，步骤2)中，所述第二倾角相对于所述纵向形成有顺时钟的锐角旋转角度。

具体的，本示例所所述第一倾角及所述第二倾角进行控制，并使得沿所述纵向方向上，两个所述辅助窗口131之间夹着三个第一间隙d1，两个所述辅助窗口分别与两个第一间隙相接触，三个第一间隙之间均匀对称的夹着两个第一掩膜单元，它们各自一一相接触，并以此在所述纵向(a-b方向)上进行循环。另外，由于每一行所述辅助窗口131等间距排布，因此，在图11的c-d方向上，相邻两个所述辅助窗口131之间具有相同的间距，该间距最终限定出后续需要形成的有源区161的大小及位置。

继续进行步骤3)，如图1中的s3及图14～16所示，将所述第一掩膜层11及所述第二掩膜层13上的图案转移至所述半导体衬底10内并保留剩余的所述第一掩膜层11，以形成由所述第一间隙限定的第一沟槽15以及由所述辅助窗口131限定的第二沟槽16，且沿所述第一掩膜单元111延伸的方向上，由相邻所述第二沟槽16界定出复数个有源区，其中，沿所述纵向上，所述第二沟槽16与两侧相邻的所述第一沟槽15共同构成第一浅沟槽17，两个相邻的所述第一浅沟槽17之间具有一由所述第一沟槽15构成的第二浅沟槽18。

作为示例，步骤3)中，将所述第一掩膜层11及所述第二掩膜层13上的图案转移至所述半导体衬底10内的步骤包括：先以所述第二掩膜层12为掩膜对所述第一掩膜层11进行刻蚀，再去除剩余的所述第二掩膜层12，并继续以刻蚀后的所述第一掩膜层11为掩膜对所述半导体衬底10进行刻蚀。

具体的，经过该步骤在所述半导体衬底10形成由所述第一掩膜层11及所述第二掩膜层所限定的图案，并优选保留刻蚀后的所述第一掩膜层11用作后续工艺使用，从而可以更好的形成后续的阻挡层19。

作为示例，步骤3)中，所述第一浅沟槽17的深度大于所述第二浅沟槽18的深度，且沿所述纵向上，所述第一浅沟槽17与所述第二浅沟槽18的截面形状均包括倒梯形。

具体的，如图14所示，第二沟槽16与两侧的第一沟槽15共同构成一个大的浅沟槽结构，第一浅沟槽17，大的浅沟槽结构的两侧相邻位置均为有源区部分，在纵向上，相邻的第一浅沟槽17之间除了相邻的有源区外还包括一个由形成的第一沟槽15的一部分所构成的一个小的浅沟槽结构，即第二浅沟槽18。

作为示例，步骤3)中，沿所述纵向上，在所述半导体衬底10内构成有复数个循环单元，每个所述循环单元依次包括第一浅沟槽17、有源区161、第二浅沟槽18以及有源区161。

具体的，在本示例中，提供了一种在半导体衬底内形成的浅沟槽隔离结构以及有源区所构成一种排布阵列，其中，沿图14中的c-d方向上，一种结构是第一沟槽15，平行等间距排布，一种是第二沟槽16和有源区间隔排布构成一行结构，每一行该结构与第一沟槽15交替间隔排布；在纵向上，是由第一浅沟槽17、有源区161、第二浅沟槽18以及有源区161构成的循环单元进行循环排布的结构，并且，每一个有源区的位置，会有两个这样的循环单元经过，并且沿横向(x轴方向)上等间距排布。另外，所述第一浅沟槽17与所述第二浅沟槽18的截面形状可以为任意形状，如侧壁为不连续的直线型等形状，本示例选择为倒梯形。

最后进行步骤4)，如图1中的s4及图17～25所示，于剩余的所述第一掩膜层11的顶部、侧壁以及延伸至所述第一浅沟槽17和所述第二浅沟槽18的部分侧壁上形成阻挡层19，并以所述阻挡层19为掩膜对所述半导体衬底10继续进行刻蚀，以沿所述第一浅沟槽17继续刻蚀并形成第一浅沟槽隔离结构22，沿所述第二浅沟槽18继续刻蚀形成第二浅沟槽隔离结构23。

具体的，该步骤的目的是基于形成的所述阻挡层19对所述半导体衬底10继续进行刻蚀，以改善上述步骤形成的第一浅沟槽17以及第二浅沟槽18的形状，在二者下方形成对应的第一辅助凹槽20以及第二辅助凹槽21，最终第一浅沟槽17与第一辅助凹槽20形成需要的第一浅沟槽隔离结构22，以及及第二浅沟槽18以及第二辅助凹槽21形成第二浅沟槽隔离结构23，优选，所述第一辅助凹槽及所述第二辅助凹槽截面形状为矩形，但不以此为限，依据实际需求而进行设定。

作为示例，步骤4)中，通过原子层沉积工艺(ald)形成所述阻挡层19，所述阻挡层19的材料包括氧化铝。

具体的，优选采用定量原子层沉积的工艺形成所述阻挡层，材料包括但不限于氧化铝(al2o3)。其中，反应支撑中，tma(trimethylalumimum)reaction的表达为：al-oh*+al(ch3)3→al-o-al-ch3*+ch4；al-ch3*+h2o→al-oh*+ch4。从而ald制程制备al2o3时，所需要提供的precursor的当量为：s＝(2x1+2y1)*h1*z1+(2x2+2y2)*h2*z2+(zs-x1y1z1-x2y2z2)，其中，假设晶圆wafer表面积为zs，trench中precursor覆盖的高度为h1(设总高度为h2)，stitrench(图6及图7所述的trench)中的宽度为x1，长度为y1，stitrench的数目为z1，stihole(图8至图10中所形成的hole)中的宽度为x2，长度为y2，stihole的数目为z2。并假设单位面积ald制程所需要的precursor为d，则该步骤而定制程中所需要的precursor的剂量为：d＝s*d。当然，基于上述计算得到一个大致的氧化铝的需求剂量，可以依据实际情况相应调整，从而定量沉积得到所述阻挡层。

作为示例，所述第一浅沟槽17及所述第二浅沟槽18裸露的侧壁的高度均分别对应占据所述第一浅沟槽17底部至所述阻挡层19表面的高度以及所述第二浅沟槽18底部至所述阻挡层19表面的高度的20％～70％。

具体的，本示例中给出了一种沉积所述阻挡层19时，形成的所述阻挡层高度的比例，也即图18中h1与h2的比例，即，在所述第一浅沟槽中，所述阻挡层19的底部至所述阻挡层的顶部的距离占所述第一浅沟槽17的底部至所述阻挡层顶部的30％～80％，优选为40～70％，本示例中选择为60％；在所述第二浅沟槽中，所述阻挡层19的底部至所述阻挡层的顶部的距离占所述第二浅沟槽18的底部至所述阻挡层顶部的30％～80％，优选为40～70％，本示例中选择为60％。

作为示例，将所述第一浅沟槽17继续刻蚀一第一深度t1以形成所述第一浅沟槽隔离结构22，将所述第二浅沟槽18继续刻蚀一第二深度t2以形成所述第二浅沟槽隔离结构23，其中，所述第一深度t1大于所述第二深度t2，且所述第一深度t1与所述第二深度t2的差值范围包括30～70纳米；且沿所述纵向上，继续进行刻蚀形成的结构的截面形状的侧壁与竖直方向所呈的钝角角度均对应大于所述第一浅沟槽17及所述第二浅沟槽18的截面形状的侧壁与竖直方向所呈的钝角角度。

具体的，继续刻蚀后，由于所述第一浅沟槽17比所述第二浅沟槽18的尺寸大，基于所述第一浅沟槽17的继续刻蚀的深度相较于基于所述第二浅沟槽18的继续刻蚀的深度有30～70nm的range浮动，本示例中设置于50nm的range。其中，以所述阻挡层19为掩膜，对所述第一浅沟槽17向所述半导体衬底10的内部进行刻蚀，刻蚀一第一深度t1，继续进行刻蚀后，这一部分刻蚀形成一槽型结构，即第一辅助凹槽，所述第一辅助凹槽沿所述纵向上的截面形状中，其侧壁与竖直方向所夹的钝角大于原有的第一浅沟槽17沿所述纵向的截面形状的侧壁与竖直方向所夹的钝角，从而使得，以所述阻挡层19为掩膜刻蚀形成的形状的底部长度大于原有的所述第一浅沟槽17沿侧壁继续延伸至相同深度时底部的长度，在增加浅沟槽隔离结构深度的同时扩宽了其底部的长度，同理，所述第二浅沟槽隔离结构中也具有类似情况。

另外，形成的所述第一浅沟槽隔离结构22的深度范围包括200～700nm，且所述第一浅沟槽17的深度范围包括200～600nm；形成的所述第二浅沟槽隔离结构23的深度范围包括200～600nm，且所述第二浅沟槽18的深度范围包括200～500nm。

作为示例，步骤4)中，沿所述纵向上，所述第一浅沟槽隔离结构22及所述第二浅沟槽隔离结构23的截面形状的底部均包括矩形，且所述截面形状的顶部的开口尺寸均大于对应的所述矩形的底边边长，其中，所述第一浅沟槽隔离结构22的深度大于所述第二浅沟槽隔离结构的深度23。

作为示例，所述截面形状的顶部均包括由所述第一浅沟槽17与所述第二浅沟槽18限定的倒梯形，所述矩形连接位于所述倒梯形的下方，其中，所述第一浅沟槽17限定的所述倒梯形的侧壁与竖直方向所呈的钝角角度范围包括160°～179.9°，优选为165°～175°，本示例中选择为170°；所述第二浅沟槽18限定的所述倒梯形的侧壁与竖直方向所呈的钝角角度范围包括160°～179.9°，优选为165°～175°，本示例中选择为170°，如图15中θ所示。

另外，本示例中还包括去除所述阻挡层19以供后续器件制备使用。

需要说明的是，在现有的半导体器件结构制备中，在给埋入式字线bw(buriedwordline)作沟槽(trench)时，为了使晶体管沟道区(channel)电流变大，在bwtrench最后一步recipe，选择刻蚀sio2，使trench在sti(浅沟槽隔离结构)和substrate(衬底有源区)之间形成fin的结构(与竖直方向具有一定夹角的鳍型结构)，即可以通过增大表面积来降低阻抗，以此来提高速度，所以在wl在sti和aa处形成了一个fin的结构来增大表面积，fin越高越尖，电子集中程度越高，但是由于dram(dynamicrandomaccessmemory，动态随机存取存储器)结构存在尺寸差异较大的sti，所以sti上形成的space大小存在差异，故而fin出现不对称性，造成不对称的区域的电场存在差异，影响到晶体管临界电压。另外，在填充bw时，有的浅沟槽隔离结构的底部开口宽度与上部开口尺寸差异较大，易造成填充材料，如tin/w，填隙不完整，出现填充孔洞(void)，影响器件性能及稳定性。

因此，本申请是利用改善大小沟槽的深度以及其轮廓(profile)，在进行字线刻蚀的时候，使在大小沟槽中刻蚀的深度差距降低甚至趋于一致，以减小fin结构的不对称性，利用sti的变化来改善wltrench在大小sti中深度的变化，同时，也改善了材料填充过程当中的填充孔洞的形成，改善了由于填充孔洞造成的对器件性能的影响。

如图23～25所示，本发明还提供一种浅沟槽隔离结构阵列，其中，本发明提供的浅沟槽隔离阵列结构优选采用本发明提供的制备方法制备，当然并不局限于此，其包括：半导体衬底10，所述半导体衬底10表面所在的平面内定义有相互垂直的横向及纵向；复数个平行等间距排布的第一沟槽15及复数个阵列排布的第二沟槽16，所述第一沟槽15相对于所述纵向具有第一倾角；所述半导体衬底10包括复数个阵列排布的有源区161，每个所述有源区161具有相同的外轮廓，且每一行所述有源区161与所述第一沟槽15呈交替间隔排布；每个所述第二沟槽16具有相同的外轮廓，每一行所述第二沟槽相对于所述纵向呈第二倾角等间距排布，且所述第二沟槽16位于每一行的相邻所述有源区构成的间隙之间，所述第二倾角与所述第一倾角具有不同的旋转角度；并且，所述半导体衬底10还具有第一辅助凹槽20及第二辅助凹槽21，所述第一辅助凹槽20位于所述第二沟槽16及与所述第二沟槽16两侧相邻的所述第一沟槽15下方，并与对应的所述第一沟槽15、所述第二沟槽16共同构成第一浅沟槽隔离结构22；以及所述第二辅助凹槽21，沿所述纵向上对应位于两个相邻的所述第一辅助凹槽20之间的所述第一沟槽15下方，并与对应的所述第一沟槽15构成第二浅沟槽隔离结构23。

具体的，所述半导体衬底10的材料包括但不限于单晶或多晶半导体材料，另外，还可以是本征单晶硅衬底或者是轻微掺杂的硅衬底，进一步，可以为n型多晶硅衬底或p型多晶硅衬底，在本实施例中，所述半导体衬底10为多晶硅材料的衬底。另外，在所述半导体衬底10表面所在的平面内定义有相互垂直的横向(x轴)及纵向(y轴)，例如定义纵向y轴是相同于字线的延伸方向，横向x轴是相同于位线的延伸方向，纵向y和横向x为垂直相交。

具体的，所述第一倾角相对于所述纵向形成有逆时钟的锐角旋转角度，所述第二倾角相对于所述纵向形成有顺时钟的锐角旋转角度。

具体的，“所述第二沟槽16及与所述第二沟槽16两侧相邻的所述第一沟槽15”是指，所述第二沟槽16连同沿所述纵向上的与所述第二沟槽16相接触的位于其两侧的部分第一沟槽15，三者共同成为一个结构，可定义为第一浅沟槽；“沿所述纵向上对应位于两个相邻的所述第一辅助凹槽20之间的所述第一沟槽15”是指，沿所述纵向上，对应位于两个所述第一辅助凹槽之间，但不与所述第一辅助凹槽接触，相隔一个有源区161的部分第一沟槽，这一部分第一沟槽构成一个结构，可定义为第二浅沟槽。

另外，参考图14所示，第二沟槽16与两侧的第一沟槽15共同构成一个大的浅沟槽结构，第一浅沟槽17，大的浅沟槽结构的两侧相邻位置均为有源区部分，在纵向上，相邻的第一浅沟槽17之间除了相邻的有源区外还包括一个由形成的第一沟槽15的一部分所构成的一个小的浅沟槽结构，即第二浅沟槽18。所述第一辅助凹槽20及所述第二辅助凹槽21分别与其构成所述第一沟槽隔离结构22及所述第二沟槽隔离结构23。

作为示例，所述第一辅助凹槽20具有第一深度，所述第二辅助凹槽21具有第二深度，其中，所述第一深度大于所述第二深度，且所述第一深度与所述第二深度的差值范围包括30～70纳米；且沿所述纵向上，所述第一辅助凹槽20的截面形状的侧壁与竖直方向所呈的钝角角度大于其上方的由所述第二沟槽及第一沟槽共同构成的第一浅沟槽的截面形状的侧壁与竖直方向所呈的钝角角度，所述第二辅助凹槽21的截面形状的侧壁与竖直方向所呈的钝角角度大于其上方的由所述第一沟槽构成的第二浅沟槽的截面形状的侧壁与竖直方向所呈的钝角角度。

具体的，所述第一辅助凹槽20沿所述纵向上的截面形状中，其侧壁与竖直方向所夹的钝角大于原有的所述第一辅助凹槽20上方的由所述第二沟槽及第一沟槽共同构成的第一浅沟槽沿所述纵向的截面形状的侧壁与竖直方向所夹的钝角，从而使得，所述第一辅助凹槽20的底部长度大于原有的所述第一浅沟槽沿侧壁继续延伸至相同深度时底部的长度，在增加浅沟槽隔离结构深度的同时扩宽了其底部的长度，所述第二浅沟槽隔离结构中也具有类似情况。

作为示例，沿所述纵向上，所述第一辅助凹槽20及所述第二辅助凹槽21的截面形状均包括矩形，且所述第一浅沟槽隔离结构22及所述第二浅沟槽隔离结构23的截面形状的顶部的开口尺寸均大于对应的所述矩形的底边边长，其中，所述第一浅沟槽隔离结构22的深度大于所述第二浅沟槽隔离结构23的深度。

作为示例，所述第一浅沟槽隔离结构22及所述第二浅沟槽隔离结构23的截面形状的顶部形状分别由所述第一辅助凹槽上方的第二沟槽和第一沟槽构成的第一浅沟槽以及所述第二辅助沟槽上方的第一沟槽构成的第二浅沟槽限定，均包括倒梯形，所述矩形连接位于所述倒梯形的下方，其中，所述第一浅沟槽17限定的所述倒梯形的侧壁与竖直方向所呈的钝角角度范围包括160°～179.9°，优选为165°～175°，本示例中选择为170°；所述第二浅沟槽18限定的所述倒梯形的侧壁与竖直方向所呈的钝角角度范围包括160°～179.9°，优选为165°～175°，本示例中选择为170°。

需要说明的是，在现有的半导体器件结构制备中，在给埋入式字线bw(buriedwordline)作沟槽(trench)时，为了使晶体管沟道区(channel)电流变大，在bwtrench最后一步recipe，选择刻蚀sio2，使trench在sti(浅沟槽隔离结构)和substrate(衬底有源区)之间形成fin的结构(与竖直方向具有一定夹角的鳍型结构)，即可以通过增大表面积来降低阻抗，以此来提高速度，所以在wl在sti和aa处形成了一个fin的结构来增大表面积，fin越高越尖，电子集中程度越高，但是由于dram(dynamicrandomaccessmemory，动态随机存取存储器)结构存在尺寸差异较大的sti，所以sti上形成的space大小存在差异，故而fin出现不对称性，造成不对称的区域的电场存在差异，影响到晶体管临界电压。另外，在填充bw时，有的浅沟槽隔离结构的底部开口宽度与上部开口尺寸差异较大，易造成填充材料，如tin/w，填隙不完整，出现填充孔洞(void)，影响器件性能及稳定性。

因此，本申请是利用改善大小沟槽的深度以及其轮廓(profile)，在进行字线刻蚀的时候，使在大小沟槽中刻蚀的深度差距降低甚至趋于一致，以减小fin结构的不对称性，利用sti的变化来改善wltrench在大小sti中深度的变化，同时，也改善了材料填充过程当中的填充孔洞的形成，改善了由于填充孔洞造成的对器件性能的影响。

实施例二：

如图23～36所示，本发明提供一种半导体器件结构的制备方法，包括如下步骤：

1)采用如上述实施例一的任意方案所述的制备方法制备浅沟槽隔离结构阵列；

2)去除剩余的所述阻挡层19，于所述第一浅沟槽隔离结构22及所述第二浅沟槽隔离结构23内填充满隔离介质层24；以及

3)于所述有源区161以及所述隔离介质层24内制备埋入式字线结构。

下面将结合具体附图详细说明本发明的半导体器件结构的制备方法。

首先，进行步骤1)，制备浅沟槽隔离结构阵列。

接着，进行步骤2)，如图23～32所示，去除剩余的所述阻挡层19，于所述第一浅沟槽隔离结构22及所述第二浅沟槽隔离结构23内填充满隔离介质层24。

作为示例，步骤2)中，所述隔离介质层24的材料的介电常数数值范围包括0～3，所述隔离介质层24的材料包括氧化硅。

具体的，还包括利用退火等方式对沟槽中的所述隔离介质层24(如氧化硅)作致密化处理的步骤，从而可以基于本申请的浅沟槽隔离结构阵列制备出性能良好的晶体管。

最后，进行步骤3)，如图33～36所示，于所述有源区以及所述隔离介质层24内制备埋入式字线结构。

作为示例，步骤3)具体包括：

3-1)向所述有源区内进行第一次离子注入，以形成沟道区30；

3-2)向所述有源区内继续进行第二次离子注入及第三次离子注入，以在所述沟道区30的上方依次形成轻掺杂漏区31以及浅结区32；

3-3)制备沿所述横向平行间隔排布且经过所述有源区161及所述第一浅沟槽隔离结构22和所述第二浅沟槽隔离结构23的复数条器件沟槽结构25，且所述器件沟槽结构的底部延伸至所述沟道区30；以及

3-4)于所述器件沟槽结构表面依次沉积栅极氧化层26及字线实体层28，得到埋入式字线结构，并于所述器件沟槽结构填充覆盖所述栅极氧化层26及所述字线实体层28的绝缘介质层29。

作为示例，步骤3-1)中的所述第一次离子注入的注入离子包括硼；步骤3-2)中所述第二次离子注入的注入离子包括磷，所述第三次离子注入的注入离子包括砷。

作为示例，步骤3-4)中，还包括步骤：于所述栅极氧化层26与所述字线实体层28之间形成字线表面层27，所述字线表面层27用于界定所述埋入字线结构的有效工作区。

具体的，由于所述字线表面层27直接与栅极氧化层接触，因此，可以通过设计所述字线表面层的尺寸进行有效工作区的限定，所述字线实体层28负责导电，另外，所述字线表面层27可以有与所述字线实体层28距离所述半导体衬底10的表面不同距离，所述字线表面层27可以设置该距离更大，从而改善器件性能。

作为示例，所述字线表面层27的材料包括但不限于氮化钛；所述字线实体层28的材料包括但不限于钨；所述绝缘介质层29的材料包括但不限于氮化硅。

作为示例，步骤3-3)中，所述器件沟槽结构25包括位于所述第一浅沟槽隔离结构22及所述第二浅沟槽隔离结构23内的第一部分251以及位于所述有源区161内的第二部分252，所述第一部分251的深度大于所述第二部分252的深度。

具体的，在制备所述器件结构沟槽25的过程中，即制备字线沟槽的过程中，通过控制刻蚀气体及其流量等在刻蚀后段，会吃氧化硅比silicon衬底更多，但优选控制二者大致相等。

作为示例，步骤3-3)中，同一所述有源区161内有两条所述器件沟槽结构25经过，且同一所述器件沟槽结构25循环并依次穿过第一浅沟槽隔离结构22、有源区161、第二沟槽隔离结构23以及有源区161。

具体的，所述“循环并依次穿过”是指，依次后面列出的结构构成一个循环单元，所述器件沟槽结构25循环穿过该循环单元。在本示例中，提供了一种在半导体衬底内形成的浅沟槽隔离结构以及有源区所构成一种排布阵列，其中，沿图14中的c-d方向上，一种结构是第一沟槽15，平行等间距排布，一种是第二沟槽16和有源区间隔排布构成一行结构，每一行该结构与第一沟槽15交替间隔排布；在纵向上，是由第一浅沟槽17、有源区、第二浅沟槽18以及有源区构成的循环单元进行循环排布的结构，并且，每一个有源区的位置，会有两个这样的循环单元经过，并且沿横向(x轴方向)上等间距排布。

作为示例，步骤3-3)中，所述器件沟槽结构25的深度小于所述第二浅沟槽隔离结构23的深度；所述器件沟槽结构25的高度范围包括100～300纳米，所述第二浅沟槽隔离结构23的高度范围包括200～600纳米，所述第一浅沟槽隔离结构的高度范围包括200～700纳米。

作为示例，其特征在于，位于所述第一浅沟槽隔离结构22内的埋入式字线结构与位于所述第二浅沟槽隔离结构23内的埋入式字线结构具有相同的深度。

具体的，本申请是利用改善大小沟槽的深度以及其轮廓(profile)，在进行字线刻蚀的时候，使在大小沟槽中刻蚀的深度差距降低甚至趋于一致，以减小fin结构的不对称性，利用sti的变化来改善wltrench在大小sti中深度的变化，同时，也改善了材料填充过程当中的填充孔洞的形成，改善了由于填充孔洞造成的对器件性能的影响。

本发明还提供一种半导体器件结构，其中，本发明所述的半导体器件结构优选采用本发明的制备方法制备得到，但并不局限于此，所述半导体器件结构包括：

如实施例一种任意方案所述的浅沟槽隔离结构阵列；

隔离介质层24，填充于所述第一浅沟槽隔离结构22与所述第一浅沟槽隔离结构23内；

复数条埋入式字线结构，位于所述有源区以及所述隔离介质层24内，且所述埋入式字线结构沿所述横向呈平行间隔排布。

作为示例，所述埋入式字线包括：

器件沟槽结构25，沿所述横向呈平行间隔排布且穿过所述有源区及所述第一沟槽隔离结构22和所述第二沟槽隔离结构23；

栅极氧化层26，位于所述器件沟槽结构25的底部及部分侧壁；以及

字线表面层27及字线实体层28，所述字线表面层27位于所述栅极氧化层26表面，所述字线实体层28位于所述字线表面层27表面。

作为示例，所述器件沟槽结构25的深度小于所述第二浅沟槽隔离结构23的深度；所述器件沟槽结构25的高度范围包括100～300纳米，所述第二浅沟槽隔离结构23的高度范围包括200～600纳米，所述第一浅沟槽隔离结构的高度范围包括200～700纳米。

作为示例，同一所述有源区内有两条所述埋入式字线结构经过，且同一所述埋入式字线结构循环依次穿过第一浅沟槽隔离结构22、有源区161、第二沟槽隔离结构23以及有源区。

作为示例，位于所述第一浅沟槽隔离结构22内的埋入字线结构与位于所述第二浅沟槽隔离结构23内的埋入字线结构具有相同的深度。

具体的，所述“循环并依次穿过”是指，依次后面列出的结构构成一个循环单元，所述器件沟槽结构25循环穿过该循环单元。在本示例中，提供了一种在半导体衬底内形成的浅沟槽隔离结构以及有源区所构成一种排布阵列，其中，沿图14中的c-d方向上，一种结构是第一沟槽15，平行等间距排布，一种是第二沟槽16和有源区间隔排布构成一行结构，每一行该结构与第一沟槽15交替间隔排布；在纵向上，是由第一浅沟槽17、有源区、第二浅沟槽18以及有源区构成的循环单元进行循环排布的结构，并且，每一个有源区的位置，会有两个这样的循环单元经过，并且沿横向(x轴方向)上等间距排布。

具体的，本申请是利用改善大小沟槽的深度以及其轮廓(profile)，在进行字线刻蚀的时候，使在大小沟槽中刻蚀的深度差距降低甚至趋于一致，以减小fin结构的不对称性，利用sti的变化来改善wltrench在大小sti中深度的变化，同时，也改善了材料填充过程当中的填充孔洞的形成，改善了由于填充孔洞造成的对器件性能的影响。

另外，如图37所示，还提供一种对比实施例，包括衬底33，有源区34，隔离结构35以及表面金属层36和填充金属层37，可以看出，相邻两不同的沟槽结构35大小不同，导致fin结构存在一个d距离的不对称性，同时，由于上下尺寸相差较大导致了填充金属层37内填充孔洞38的出现。

综上所述，本发明提供一种浅沟槽隔离结构、半导体器件及制备方法，浅沟槽隔离结构制备包括：提供一半导体衬底，且所述半导体衬底表面所在的平面内定义有相互垂直的横向及纵向，于所述半导体衬底上形成第一掩膜层，所述第一掩膜层包括复数条平行排布且相对于所述纵向呈第一倾角的第一掩膜单元，相邻所述第一掩膜单元之间具有第一间隙；于所述半导体衬底上形成第二掩膜层，所述第二掩膜层填充于所述第一间隙内且延伸覆盖所述第一掩膜层，且所述第二掩膜层上形成有复数个阵列排布的辅助窗口，每一行所述辅助窗口相对于所述纵向呈第二倾角等间距排布，同一行上相邻所述辅助窗口之间具有第二间隙，所述辅助窗口暴露所述第一掩膜单元的顶部且所述第二间隙的宽度与所述第一间隙的宽度的尺寸相匹配，所述第二倾角与所述第一倾角具有不同的旋转角度；将所述第一掩膜层及所述第二掩膜层上的图案转移至所述半导体衬底内并保留剩余的所述第一掩膜层，以形成由所述第一间隙限定的第一沟槽以及由所述辅助窗口限定的第二沟槽，且沿所述第一掩膜单元延伸的方向上，由相邻所述第二沟槽界定出复数个有源区，其中，沿所述纵向上，所述第二沟槽与两侧相邻的所述第一沟槽共同构成第一浅沟槽，两个相邻的所述第一浅沟槽之间具有一由所述第一沟槽构成的第二浅沟槽；以及于剩余的所述第一掩膜层的顶部、侧壁以及延伸至所述第一浅沟槽和所述第二浅沟槽的部分侧壁上形成阻挡层，并以所述阻挡层为掩膜对所述半导体衬底继续进行刻蚀，使所述第一浅沟槽刻蚀第一深度形成第一浅沟槽隔离结构，使所述第二浅沟槽刻蚀第二深度形成第二浅沟槽隔离结构。通过上述方案，本发明采用定量原子层沉积工艺及复数次刻蚀的工艺制备的浅沟槽隔离结构，使得相邻的浅沟槽隔离结构之间，即使是不同尺寸的浅沟槽隔离结构，也不会因为尺寸的差异等导致fin结构的不对称，使得制备的结构，如埋入式字线在相邻的浅沟槽隔离结构之间形成时具有相同的深度，从而改善了由于深度不一致导致的电场强度的差异问题，改善了器件的临界电压；同时，本发明通过合理结构设计，改善了浅沟槽隔离结构底部开口宽度与上部开口尺寸差异较大造成电晶管制作缺陷，缓解在进行内部填充时，如制备埋入式字线填充字线金属(如tin/w)时，在金属内部出现填充孔洞(void)的现象。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。