可挠性芯片封装的制作方法

本发明涉及一种芯片封装，且特别是涉及一种可挠性芯片封装。

背景技术：

随着科技的进步，电子产品无不朝向轻量化与微型化的趋势发展。以智能型穿戴式电子装置方面的应用为例，若所使用的多芯片封装或系统级封装具备可挠曲特性及/或耐冲击特性将可确保封装结构的可靠度，进而提升智能型穿戴式电子装置的使用寿命。据此，如何制造出可兼顾可靠度、可挠曲特性及耐冲击特性的封装结构，实为目前业界研发的重点。

技术实现要素：

本发明的目的在于提供一种使用可挠性基板以对半导体芯片进行封装的可挠性芯片封装。

依据本发明的一实施例，可挠性芯片封装包括：第一可挠性基板；第一重布线层，配置于所述第一可挠性基板上；第二可挠性基板；第二重布线层，配置于所述第二可挠性基板上；半导体芯片，配置于所述第一重布线层与所述第二重布线层之间，其中所述半导体芯片电连接至所述第一重布线层及所述第二重布线层至少其中一者；以及第一接合层，配置于所述第一重布线层与所述第二重布线层之间并且包覆所述半导体芯片，其中所述第一接合层、所述第一重布线层及所述第二重布线层位于所述第一可挠性基板与所述第二可挠性基板之间。

依据本发明的另一实施例，可挠性芯片封装包括：第一可挠性基板；重布线层，配置于所述第一可挠性基板上；第二可挠性基板；应力调整层，配置于所述第二可挠性基板上；半导体芯片，配置于所述重布线层与所述应力调整层之间并且电连接至所述重布线层；以及接合层，配置于所述重布线层与所述应力调整层之间并且包覆所述半导体芯片，其中所述接合层、所述重布线层及所述应力调整层位于所述第一可挠性基板与所述第二可挠性基板之间。

依据本发明的其他实施例，可挠性芯片封装包括：第一可挠性基板；第一重布线层，配置于所述第一可挠性基板上；第二可挠性基板；第二重布线层，配置于所述第二可挠性基板上；半导体芯片，嵌于所述第一可挠性基板及所述第二可挠性基板至少其中一者内，其中所述半导体芯片电连接至所述第一重布线层及所述第二重布线层至少其中一者；以及各向异性接合层，配置于所述第一重布线层与所述第二重布线层之间，其中所述各向异性接合层、所述第一重布线层及所述第二重布线层位于所述第一可挠性基板与所述第二可挠性基板之间。

依据本发明的其他实施例，可挠性芯片封装包括：第一可挠性基板；第一重布线层，配置于所述第一可挠性基板上；第二可挠性基板；第二重布线层，配置于所述第二可挠性基板上；半导体芯片，配置于所述第一可挠性基板及所述第二可挠性基板至少其中一者上，其中所述半导体芯片通过贯穿所述第一可挠性基板及所述第二可挠性基板至少其中一者的导电材料而电连接至所述第一重布线层及所述第二重布线层至少其中一者；以及各向异性接合层，配置于所述第一重布线层与所述第二重布线层之间，其中所述各向异性接合层、所述第一重布线层及所述第二重布线层位于所述第一可挠性基板与所述第二可挠性基板之间。

为让本发明能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1为本发明的第一实施例的一种可挠性芯片封装的示意图；

图2至图10为本发明的第一实施例的其他型态的可挠性芯片封装的示意图；

图11为本发明的第二实施例的一种可挠性芯片封装的示意图；

图12为本发明的第三实施例的一种可挠性芯片封装的示意图；

图13为本发明的第四实施例的一种可挠性芯片封装的示意图；

图14为本发明的第五实施例的一种可挠性芯片封装的示意图；

图15为本发明的第六实施例的一种可挠性芯片封装的示意图。

符号说明

100a～100o：可挠性芯片封装

110：第一可挠性基板

112：导电材料

120：第一重布线层

130：第二可挠性基板

132：导电材料

140：第二重布线层

140a：应力调整层

150：半导体芯片

160：第一接合层

160a：各向异性接合层

170：第一覆盖层

180：第二覆盖层

190：第二接合层

cm：导电材料

d：元件

d11、d12：第一元件

d2：第二元件

d31、d32：第三元件

p：突起部分

sb：侧向阻障元件

sp：支撑柱体

th1、th2：贯孔

具体实施方式

本说明书以下的公开内容提供不同的实施例或范例，以实施本发明各种不同实施例的不同特征。而本说明书以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化说明。当然，这些特定的范例并非用以限定本发明。另外，本发明的说明中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构的关系。再者，若是本说明书以下的公开内容叙述了将第一特征形成于第二特征之上或上方，即表示其包含了所形成的上述第一特征与上述第二特征是直接接触的实施例，也包含了尚可将附加的特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与上述第二特征可能未直接接触的实施例。所绘附图中的元件尺寸为说明方便而绘制，并非代表其实际的元件尺寸比例。

图1是依照本发明的第一实施例的一种可挠性芯片封装的示意图。请参照图1，本实施例的可挠性芯片封装100a包括第一可挠性基板110、第一重布线层120、第二可挠性基板130、第二重布线层140、半导体芯片150以及第一接合层160。第一重布线层120配置于第一可挠性基板110上，第二重布线层140配置于第二可挠性基板130上，半导体芯片150配置于第一重布线层120与第二重布线层140之间，且半导体芯片150电连接至第一重布线层120及第二重布线层140至少其中一者。第一接合层160配置于第一重布线层120与第二重布线层140之间并且包覆半导体芯片150。第一接合层160、第一重布线层120及第二重布线层140位于第一可挠性基板110与第二可挠性基板130之间。

第一可挠性基板110可为高分子基板、薄玻璃基板、薄金属基板等具有一定可挠曲特性的基板，其杨氏模量例如介于0.001gpa至20gpa之间。举例而言，第一可挠性基板110的材质可包括聚酰亚胺(polyimide，pi)、聚苯并恶唑纤维(polybenzoxazole，pbo)、双-苯环丁烷(bis-benzocyclobuten，bcb)等。类似地，第二可挠性基板130可为高分子基板、薄玻璃基板、薄金属基板等具有一定可挠曲特性的基板，其杨氏模量例如介于0.001gpa至20gpa之间。举例而言，第二可挠性基板130的材质可包括聚酰亚胺(polyimide，pi)、聚苯并恶唑纤维(polybenzoxazole，pbo)、双-苯环丁烷(bis-benzocyclobuten，bcb)等。在一些实施例中，第一可挠性基板110及/或第二可挠性基板130可包括阻障层(未绘示)以阻挡水气、氧气等渗入封装体中，亦或第一可挠性基板110及/或第二可挠性基板130本身即为具有阻水、氧功能的基板。

如图1所示，第一重布线层120配置于第一可挠性基板110的内表面(即上表面)上，第二重布线层140配置于第二可挠性基板130的内表面(即下表面)上，而第一可挠性基板110的内表面(即上表面)面对第二可挠性基板130的内表面(即下表面)。在一些实施例中，第一重布线层120可通过光刻/蚀刻制作工艺或其他适合的增层制作工艺(build-upprocess)而制作于第一可挠性基板110的内表面上，同样地，第二重布线层140可通过光刻/蚀刻制作工艺或其他适合的增层制作工艺而制作于第二可挠性基板130的内表面上。此处，第一重布线层120与第二重布线层140中的线路层数可依据实际设计需求而适当地更动，本发明不以附图中所绘示者为限。

在一些实施例中，配置于第一重布线层120与第二重布线层140之间的半导体芯片150可与第二重布线层140接触并且电连接至第二重布线层140，且半导体芯片150与第一重布线层120之间可通过第一接合层160而彼此间隔。在此情况下，与半导体芯片150接触的第二重布线层140可具有排列间距较小的布线以与半导体芯片150上的接垫相对应，而与半导体芯片150相间隔的第一重布线层120可具有排列间距较大的布线。在其他实施例中，未绘示于图中，配置于第一重布线层120与第二重布线层140之间的半导体芯片150可与第一重布线层120接触并且电连接至第一重布线层120，且半导体芯片150与第二重布线层140之间可通过第一接合层160而彼此间隔。在此情况下，与半导体芯片150接触的第一重布线层120可具有排列间距较小的布线以与半导体芯片150上的接垫相对应，而与半导体芯片150相间隔的第二重布线层140则可具有排列间距较大的布线。

如图1所示，第一重布线层120与第二重布线层140通过第一接合层160而彼此接合，且第一接合层160包覆住半导体芯片150，以使半导体芯片150能够被固定于第一重布线层120与第二重布线层140之间。举例而言，半导体芯片150可为中央处理器芯片(cpuchip)、射频芯片(rfchip)、系统级芯片(systemonchip，soc)等。

在一些实施例中，第一接合层160的材质例如为压克力树脂、环氧树脂或其他的可挠性接合材料，且第一接合层160的杨氏模量例如介于0.001gpa至20gpa之间。在其他实施例中，第一接合层160的材质例如为压克力树脂、环氧树脂或其他的可挠性接合材料，且第一接合层160杨氏模量例如介于0.01gpa至20gpa之间。在另一实施例中，第一接合层160的材质例如为压克力树脂、环氧树脂或其他的可挠性接合材料，且第一接合层160杨氏模量例如介于0.1gpa至20gpa之间。

在一些实施例中，除了半导体芯片150之外，第一接合层160可进一步包覆配置于第一重布线层120与第二重布线层140之间的至少一个第一元件d11(图中绘示出3个)。如图1所示，第一元件d11与第一重布线层120接触并且电连接至第一重布线层120，且第一元件d11与第二重布线层140之间可通过第一接合层160而彼此间隔。在其他实施例中，未绘示于图中，第一元件d11可与第二重布线层140接触并且电连接至第二重布线层140，且第一元件d11与第一重布线层120之间可通过第一接合层160而彼此间隔。在一些实施例中，第一元件d11包括传感器、无源元件(例如，电阻器、电容器、电感器等)、静电放电防护元件(例如，晶体管、二极管等)、电池、天线、连接器或前述元件的组合。举例而言，第一元件d11可包括多个相同或不同型态的传感器、多个相同或不同型态的无源元件、传感器与无源元件的组合或其他组合。

如图1所示，本实施例的可挠性芯片封装100a可进一步包括被第一接合层160所包覆的多个导电材料cm，其中导电材料cm分别贯穿第一接合层160以电连接至第一重布线层120与第二重布线层140。举例而言，半导体芯片150可通过第二重布线层140以及导电材料cm而电连接至第一重布线层120，而第一元件d11可通过第一重布线层120以及导电材料cm而电连接至第二重布线层140。在一些实施例中，半导体芯片150与第一元件d11之间可通过第二重布线层140、导电材料cm及第一重布线层120而彼此电连接。举例而言，前述的导电材料cm可为锡球、铜柱、各向异性导电胶(anisotropicconductivepaste；acp)或其他一种或多种导电材料的组合。

如图1所示，为了进一步增进可挠性芯片封装100a的可靠度，本实施例的可挠性芯片封装100a可进一步包括侧向阻障元件sb，其中侧向阻障元件sw位于第一重布线层120与第二重布线层140之间，而侧向阻障元件sw可嵌于第一接合层160中以环绕半导体芯片150。举例而言，侧向阻障元件sb的数量可为一个或多个，而侧向阻障元件sb可具有环绕半导体芯片150的连续图案或具有环绕半导体芯片150的不连续图案。然而，在其他实施例中，侧向阻障元件sb垂直于第一可挠性基板110的截面例如是三角形、梯形、矩形、多边形、圆形、椭圆形或为具有其他形状的图案，本发明不限于此。

如图1所示，本实施例的可挠性芯片封装100a可进一步包括第一覆盖层170及/或第二覆盖层180，其中第一覆盖层170配置于第一可挠性基板110上，第一覆盖层170及第一重布线层120分别位于第一可挠性基板110的两对侧，而第二覆盖层180配置于第二可挠性基板130上，且第二覆盖层180及第二重布线层140分别位于第二可挠性基板130的两对侧。在本实施例中，第一覆盖层170与第二覆盖层180例如为具备可挠曲特性的耐冲击及/或抗刮材料层，第一覆盖层170覆盖于第一可挠性基板110的外表面(即下表面)上，而第二覆盖层180覆盖于第二可挠性基板130的外表面(即上表面)上。第一覆盖层170与第二覆盖层180可为单层或多层复合结构，多层复合结构例如包括抗冲击结构以及抗刮结构，第一覆盖层170的抗冲击结构可设置于第一可挠性基板110与抗刮结构之间，而第二覆盖层180的抗冲击结构可设置于第二可挠性基板130与抗刮结构之间。此外，第一覆盖层170与第二覆盖层180可为相同结构也可为不同结构。

图2至图10是依照本发明的第一实施例的其他型态的可挠性芯片封装的示意图。请参照图2，可挠性芯片封装100b与可挠性芯片封装100a类似，故以下仅针对结构差异处进行详细的描述。如图2所示，可挠性芯片封装100b可进一步包括至少一个第二元件d2以及第二接合层190，其中第二元件d2配置于第二覆盖层180与第二可挠性基板130之间，而第二接合层190配置于第二覆盖层180与第二可挠性基板130之间以包覆第二元件d2，且第二元件d2与第二覆盖层180之间可通过第二接合层190而彼此间隔。此外，第二元件d2与导电材料132以及第二可挠性基板130接触，且第二元件d2可通过贯穿第二可挠性基板130的导电材料132而电连接至第二重布线层140。

第二元件d2包括传感器、无源元件(例如，电阻器、电容器、电感器等)、静电放电防护元件(例如，晶体管、二极管等)、电池、天线、连接器或前述元件的组合。举例而言，第二元件d2可包括多个相同或不同型态的传感器、多个相同或不同型态的无源元件、传感器与无源元件的组合或其他组合。

第二接合层190的材质例如为压克力树脂、环氧树脂或其他的可挠性接合材料，且第二接合层190的杨氏模量例如介于0.001gpa至20gpa之间。在其他实施例中，第二接合层190的材质例如为压克力树脂、环氧树脂或其他的可挠性接合材料，且第二接合层190杨氏模量例如介于0.01gpa至20gpa之间。在另一实施例中，第二接合层190的材质例如为压克力树脂、环氧树脂或其他的可挠性接合材料，且第二接合层190杨氏模量例如介于0.1gpa至20gpa之间。

如图2所示，配置于第一重布线层120与第二重布线层140之间的半导体芯片150可与第一重布线层120接触并且电连接至第一重布线层120，且半导体芯片150与第二重布线层140之间可通过第一接合层160而彼此间隔。在此情况下，与半导体芯片150接触的第一重布线层120可具有排列间距较小的布线以与半导体芯片150上的接垫相对应，而与半导体芯片150相间隔的第二重布线层140则可具有排列间距较大的布线。此外，半导体芯片150与第二元件d2之间可通过第一重布线层120、导电材料cm、第二重布线层140及导电材料132而彼此电连接。类似地，半导体芯片150与第一元件d11之间可通过第一重布线层120而彼此电连接。

请参照图3，可挠性芯片封装100c与可挠性芯片封装100a类似，故以下仅针对结构差异处进行详细的描述。如图3所示，可挠性芯片封装100c可进一步包括多个支撑柱体sp，其中支撑柱体sp贯穿第一接合层160，且支撑柱体sp与第一重布线层120及第二重布线层140接触，以提供第一重布线层120及第二重布线层140之间的结构支撑。举例而言，支撑柱体sp的材料包括介电材料或其他具有结构支撑能力的材料。在可挠性芯片封装100c中，支撑柱体sp的分布有助于维持第一接合层160的厚度。

请参照图4，可挠性芯片封装100d与可挠性芯片封装100c类似，故以下仅针对结构差异处进行详细的描述。如图4所示，可挠性芯片封装100d可进一步包括配置于第一重布线层120与第二重布线层140之间的至少一个第一元件d12(图中绘示出2个)。第一元件d12与第二重布线层140接触并且电连接至第二重布线层140，且第一元件d12与第一重布线层120之间可通过第一接合层160而彼此间隔。举例而言，第一元件d12包括传感器、无源元件(例如，电阻器、电容器、电感器等)、静电放电防护元件(例如，晶体管、二极管等)、电池、天线、连接器或前述元件的组合。举例而言，第一元件d12可包括一个或多个传感器、一个或多个无源元件、一个或多个电池、无源元件与电池的组合或其他组合。

请参照图5，可挠性芯片封装100e与可挠性芯片封装100d类似，故以下仅针对结构差异处进行详细的描述。如图4与图5所示，可挠性芯片封装100e省略了可挠性芯片封装100d中第一元件d11的设置。

请参照图6，可挠性芯片封装100f与可挠性芯片封装100d类似，故以下仅针对结构差异处进行详细的描述。如图6所示，可挠性芯片封装100f可进一步包括至少一第三元件d31(图中绘示出1个)，其中第三元件d31嵌于第一重布线层120内，且第三元件d31与第一重布线层120内的布线电连接。意即，第三元件d31被整合于第一重布线层120的制作中。此外，半导体芯片150与第三元件d31之间可通过第一重布线层120、导电材料cm及第二重布线层140而彼此电连接。在其他未绘示实施例中，也可省略第一元件d11或第一元件d12。

请参照图7，可挠性芯片封装100g与可挠性芯片封装100d类似，故以下仅针对结构差异处进行详细的描述。如图7所示，可挠性芯片封装100g可进一步包括至少一第三元件d32(图中绘示出1个)，其中第三元件d32嵌于第二重布线层140内，且第三元件d32与第二重布线层140内的布线电连接。意即，第三元件d32被整合于第二重布线层140的制作中。此外，半导体芯片150与第三元件d32之间可通过第二重布线层140而彼此电连接。在其他未绘示实施例中，也可省略第一元件d11或第一元件d12。

请参照图8，可挠性芯片封装100h与可挠性芯片封装100d类似，故以下仅针对结构差异处进行详细的描述。如图8所示，可挠性芯片封装100h可进一步包括第三元件d31(图中绘示出1个)以及至少一第三元件d32(图中绘示出1个)，其中第三元件d31嵌于第一重布线层120内，且第三元件d31与第一重布线层120内的布线电连接，而第三元件d32嵌于第二重布线层140内，且第三元件d32与第二重布线层140内的布线电连接。意即，第三元件d31被整合于第一重布线层120的制作中，而第三元件d32被整合于第二重布线层140的制作中。此外，半导体芯片150与第三元件d31之间可通过第一重布线层120、导电材料cm及第二重布线层140而彼此电连接，而半导体芯片150与第三元件d32之间可通过第二重布线层140而彼此电连接。

请参照图9，可挠性芯片封装100i与可挠性芯片封装100h类似，故以下仅针对结构差异处进行详细的描述。如图8与图9所示，可挠性芯片封装100i省略了可挠性芯片封装100h中第一元件d12的设置。

请参照图10，可挠性芯片封装100j与可挠性芯片封装100h类似，故以下仅针对结构差异处进行详细的描述。如图8与图10所示，可挠性芯片封装100j省略了可挠性芯片封装100h中第一元件d11的设置。而在其他实施例中，图4至图10中所绘示的可挠性芯片封装100d至100j可省略支撑柱体sp的设置。换言之，可挠性芯片封装100d至100j中的导电材料cm除了具有电连接的功能之外，也同时具有维持第一接合层160厚度的功能。

图11是依照本发明的第二实施例的一种可挠性芯片封装的示意图。请参照图1与图11，可挠性芯片封装100k与可挠性芯片封装100a类似，故以下仅针对结构差异处进行详细的描述。如图1与图11所示，可挠性芯片封装100k省略了可挠性芯片封装100a中第二重布线层140以及导电材料cm的设置，并且在第二可挠性基板130与第一接合层160之间设置了应力调整层140a，且可挠性芯片封装100k进一步包括多个支撑柱体sp，其中支撑柱体sp贯穿第一接合层160，且支撑柱体sp与第一重布线层120及应力调整层140a接触，以提供第一重布线层120及应力调整层140a之间的结构支撑。配置于第一重布线层120与应力调整层140a之间的半导体芯片150可与第一重布线层120接触并且电连接至第一重布线层120，且半导体芯片150与应力调整层140a之间可通过第一接合层160而彼此间隔。在此情况下，与半导体芯片150接触的部分第一重布线层120可具有排列间距较小的布线以与半导体芯片150上的接垫相对应，而与第一元件d11接触的部分第一重布线层120可具有排列间距较大的布线。

在一些实施例中，半导体芯片150与第一元件d11之间以及半导体芯片150与第三元件d31之间可通过第一重布线层120而彼此电连接。此外，支撑柱体sp可与第一重布线层120及应力调整层140a接触，以提供第一重布线层120及应力调整层140a之间的结构支撑。举例而言，应力调整层140a的材料可包括金属、聚酰亚胺(pi)、树脂材料；氧化硅(siox)、氮化硅(sinx)、氮氧化硅(sinxoy)或前述材料的组合。在一些实施例中，前述的应力调整层140a可为单层结构或是多层结构，且通过应力调整层140a的材料选择及厚度设计可让应力调整层140a在可挠性芯片封装100k中提供适当的抗衡应力，以有效降低可挠性芯片封装100k中应力不平衡的现象，进而提升可挠性芯片封装100k的耐挠曲能力。

如图11所示，本实施例的可挠性芯片封装100k可进一步包括第一覆盖层170及/或第二覆盖层180，其中第一覆盖层170配置于第一可挠性基板110上，第一覆盖层170及第一重布线层120分别位于第一可挠性基板110的两对侧，而第二覆盖层180配置于第二可挠性基板130上，且第二覆盖层180及应力调整层140a分别位于第二可挠性基板130的两对侧。在本实施例中，第一覆盖层170与第二覆盖层180例如为具备可挠曲特性的耐冲击材料层，第一覆盖层170覆盖于第一可挠性基板110的外表面(即下表面)上，而第二覆盖层180覆盖于第二可挠性基板130的外表面(即上表面)上。第一覆盖层170与第二覆盖层180可为单层或多层复合结构，多层复合结构例如包括抗冲击结构以及抗刮结构，第一覆盖层170的抗冲击结构设置于第一可挠性基板110与抗刮结构之间，第二覆盖层180的抗冲击结构设置于第二可挠性基板130与抗刮结构之间。第一覆盖层170与第二覆盖层180可为相同结构也可为不同结构。

在图11所示实施例中，第一覆盖层170可进一步包括一阻障层(未绘示)，第二覆盖层180可进一步包括一阻障层(未绘示)，以阻挡水气、氧气等渗入封装体中。在第一可挠性基板110与第一覆盖层170之间及/或第二可挠性基板130与第二覆盖层180之间可选择性的设置有接合层(未绘示)，使第一可挠性基板110与第一覆盖层170彼此接合，及/或使第二可挠性基板130与第二覆盖层180彼此接合。接合层的材质例如为压克力树脂、环氧树脂或其他的可挠性接合材料。

图12是依照本发明的第三实施例的一种可挠性芯片封装的示意图。请参照图12，本实施例的可挠性芯片封装100l包括第一可挠性基板110、第一重布线层120、第二可挠性基板130、第二重布线层140、半导体芯片150以及各向异性接合层160a。第一重布线层120配置于第一可挠性基板110的内表面(即上表面)上，而第二重布线层140配置于第二可挠性基板130的内表面(即下表面)上。半导体芯片150嵌于第一可挠性基板110及第二可挠性基板130至少其中一者内，且半导体芯片150电连接至第一重布线层120及第二重布线层140至少其中一者，各向异性接合层160a配置于第一重布线层120与第二重布线层140之间，其中各向异性接合层160a、第一重布线层120及第二重布线层140位于第一可挠性基板110与第二可挠性基板130之间。

承上述，可挠性芯片封装100l中的第一可挠性基板110、第一重布线层120、第二可挠性基板130、第二重布线层140、半导体芯片150与可挠性芯片封装100a(绘示于图1中)中类似，故于此不再重述。以下将仅针对差异部分进行描述。

在可挠性芯片封装100l中，半导体芯片150可嵌于第二可挠性基板130的凹槽之中，并且电连接至位于第二可挠性基板130之下表面上的第二重布线层140。换言之，第二重布线层140可覆盖住第二可挠性基板130的下表面以及半导体芯片150的主动表面，并且与半导体芯片150电连接。如图12所示，半导体芯片150被第二可挠性基板130所覆盖。在此情况下，与半导体芯片150接触的第二重布线层140可具有排列间距较小的布线以与半导体芯片150上的接垫相对应，而与半导体芯片150相间隔的第一重布线层120可具有排列间距较大的布线。

在其他实施例中，未绘示于附图中，半导体芯片150也可嵌于第一可挠性基板110的凹槽之中，并且电连接至位于第一可挠性基板110的上表面上的第一重布线层120。换言之，第一重布线层120可覆盖住第一可挠性基板110的上表面以及半导体芯片150的主动表面，并且与半导体芯片150电连接。意即，半导体芯片150被第一可挠性基板110所覆盖。在此情况下，与半导体芯片150接触的第一重布线层120可具有排列间距较小的布线以与半导体芯片150上的接垫相对应，而与半导体芯片150相间隔的第二重布线层140则可具有排列间距较大的布线。

在一些实施例中，第一重布线层120与第二重布线层140分别具有相对应的突起部分p，且第一重布线层120与第二重布线层140的突起部分p可通过各向异性接合层160a彼此对应接合，以使第一重布线层120与第二重布线层140在局部区域可通过各向异性接合层160a彼此电连接。举例而言，各向异性接合层160a可为各向异性导电层，诸如各向异性导电膜(anisotropicconductivefilm，acf)或各向异性导电胶(anisotropicconductivepaste，acp)。

在一些实施例中，可挠性芯片封装100l可进一步包括至少一个元件d(图12中绘示出5个元件)，而这些元件d可嵌于第一可挠性基板110以及第二可挠性基板130至少其中一者内。如图12所示，元件d可嵌于第一可挠性基板110及第二可挠性基板130之中，且元件d包括传感器、无源元件(例如，电阻器、电容器、电感器等)、静电放电防护元件(例如，晶体管、二极管等)、电池、天线、连接器或前述元件的组合。举例而言，元件d可包括多个相同或不同型态的传感器、多个相同或不同型态的无源元件、传感器与无源元件的组合或其他组合。

如图12所示，本实施例的可挠性芯片封装100l可进一步包括第一覆盖层170及/或第二覆盖层180，其中第一覆盖层170配置于第一可挠性基板110上，第一覆盖层170及第一重布线层120分别位于第一可挠性基板110的两对侧，而第二覆盖层180配置于第二可挠性基板130上，且第二覆盖层180及第二重布线层140分别位于第二可挠性基板130的两对侧。在本实施例中，第一覆盖层170与第二覆盖层180例如为具备可挠曲特性的耐冲击材料层，第一覆盖层170覆盖于第一可挠性基板110的外表面(即下表面)上，而第二覆盖层180覆盖于第二可挠性基板130的外表面(即上表面)上。第一覆盖层170与第二覆盖层180可为单层或多层复合结构，多层复合结构例如包括抗冲击结构以及抗刮结构，第一覆盖层170的抗冲击结构可设置于第一可挠性基板110与抗刮结构之间，而第二覆盖层180的抗冲击结构可设置于第二可挠性基板130与抗刮结构之间。此外，第一覆盖层170与第二覆盖层180可为相同结构也可为不同结构。

在图12所示实施例中，第一覆盖层170可进一步包括一阻障层(未绘示)，第二覆盖层180可进一步包括一阻障层(未绘示)，以阻挡水气、氧气等渗入封装体中。在第一可挠性基板110与第一覆盖层170之间及/或第二可挠性基板130与第二覆盖层180之间可选择性的设置有接合层(未绘示)，使第一可挠性基板110与第一覆盖层170彼此接合，及/或使第二可挠性基板130与第二覆盖层180彼此接合。接合层的材质例如为压克力树脂、环氧树脂或其他的可挠性接合材料。

图13是依照本发明的第四实施例的一种可挠性芯片封装的示意图。请参照图12与图13，本实施例的可挠性芯片封装100m与可挠性芯片封装100l类似，故以下仅针对结构差异处进行详细的描述。如图12与图13所示，可挠性芯片封装100m省略了可挠性芯片封装100l中第一覆盖层170及第二覆盖层180的设置。此外，在可挠性芯片封装100m中，第一可挠性基板110具有贯孔th1，而第二可挠性基板130具有贯孔th2，半导体芯片150以及元件d可嵌于第一可挠性基板110及第二可挠性基板130的贯孔th1及th2内，且半导体芯片150通过前述的贯孔th1及th2而被暴露。在其他实施例中，贯孔可以仅形成于第一可挠性基板110或第二可挠性基板130之中。

图14是依照本发明的第五实施例的一种可挠性芯片封装的示意图。请参照图13与图14，本实施例的可挠性芯片封装100n与可挠性芯片封装100m类似，故以下仅针对结构差异处进行详细的描述。如图13与图14所示，在可挠性芯片封装100n中，半导体芯片150配置于第一可挠性基板110及第二可挠性基板130至少其中一者上，其中部分配置在第一可挠性基板110上的元件d可通过贯穿第一可挠性基板110的导电材料112而电连接至第一重布线层120，而半导体芯片150以及部分配置在第二可挠性基板130上的元件d可通过贯穿第二可挠性基板130的导电材料132而电连接至第二重布线层140。

如图14所示，本实施例的可挠性芯片封装100n可进一步包括第一覆盖层170及/或第二覆盖层180，其中第一覆盖层170配置于第一可挠性基板110的下表面上，以覆盖住部分配置在第一可挠性基板110上的元件d，第一覆盖层170及第一重布线层120分别位于第一可挠性基板110的两对侧，而第二覆盖层180配置于第二可挠性基板130的上表面上，以覆盖住半导体芯片150以及部分配置在第二可挠性基板130上的元件d，且第二覆盖层180及第二重布线层140分别位于第二可挠性基板130的两对侧。在本实施例中，第一覆盖层170与第二覆盖层180例如为具备可挠曲特性的耐冲击材料层，第一覆盖层170覆盖于第一可挠性基板110的外表面(即下表面)上，而第二覆盖层180覆盖于第二可挠性基板130的外表面(即上表面)上。

图15是依照本发明的第六实施例的一种可挠性芯片封装的示意图。请参照图15，本实施例的可挠性芯片封装100o包括第一可挠性基板110、第一重布线层120、第二可挠性基板130、第二重布线层140、半导体芯片150、第一接合层160以及第三元件d31。第一重布线层120配置于第一可挠性基板110上，第二重布线层140配置于第二可挠性基板130上，半导体芯片150配置于第一重布线层120与第二重布线层140之间，且半导体芯片150电连接至第一重布线层120及第二重布线层140至少其中一者。虽图15中绘示的半导体芯片150是电连接至第一重布线层120，然而本实施例不以此为限。第一接合层160配置于第一重布线层120与第二重布线层140之间并且包覆半导体芯片150。第一接合层160、第一重布线层120及第二重布线层140位于第一可挠性基板110与第二可挠性基板130之间。在一些实施例中，第三元件d31嵌于第一重布线层120内，且第三元件d31通过第一重布线层120内的布线而与半导体芯片150电连接。在其他实施例中，半导体芯片150可配置在第二重布线层140上并且电连接至第二重布线层140，此时，第三元件d31可嵌于第二重布线层140内，且第三元件d31通过第二重布线层140内的布线而与半导体芯片150电连接。此外，第三元件d31例如为静电放电防护元件(例如，晶体管、二极管等)，且第三元件d31例如是邻近于半导体芯片150的接点而设置，可用以避免静电放电现象对于半导体芯片150造成损害。

在一些实施例中，第一可挠性基板110可为高分子基板、薄玻璃基板、薄金属基板等具有一定可挠曲特性的基板，其杨氏模量例如介于0.001gpa至20gpa之间。举例而言，第一可挠性基板110的材质可包括聚酰亚胺(polyimide，pi)、聚苯并恶唑纤维(polybenzoxazole，pbo)、双-苯环丁烷(bis-benzocyclobuten，bcb)等。类似地，第二可挠性基板130可为高分子基板、薄玻璃基板、薄金属基板等具有一定可挠曲特性的基板，其杨氏模量例如介于0.001gpa至20gpa之间。举例而言，第二可挠性基板130的材质可包括聚酰亚胺(polyimide，pi)、聚苯并恶唑纤维(polybenzoxazole，pbo)、双-苯环丁烷(bis-benzocyclobuten，bcb)等。在一些实施例中，第一可挠性基板110及/或第二可挠性基板130可包括阻障层(未绘示)以阻挡水气、氧气等渗入封装体中，亦或第一可挠性基板110及/或第二可挠性基板130本身即为具有阻水、氧功能的基板。

如图15所示，第一重布线层120配置于第一可挠性基板110的内表面(即上表面)上，第二重布线层140配置于第二可挠性基板130的内表面(即下表面)上，而第一可挠性基板110的内表面(即上表面)面对第二可挠性基板130的内表面(即下表面)。在一些实施例中，第一重布线层120可通过光刻/蚀刻制作工艺或其他适合的增层制作工艺(build-upprocess)而制作于第一可挠性基板110的内表面上，同样地，第二重布线层140可通过光刻/蚀刻制作工艺或其他适合的增层制作工艺而制作于第二可挠性基板130的内表面上。此处，第一重布线层120与第二重布线层140中的线路层数可依据实际设计需求而适当地更动，本发明不以附图中所绘示者为限。

在一些实施例中，配置于第一重布线层120与第二重布线层140之间的半导体芯片150可与第一重布线层120接触并且电连接至第一重布线层120，且半导体芯片150与第二重布线层140之间可通过第一接合层160而彼此间隔。在此情况下，与半导体芯片150接触的第一重布线层120可具有排列间距较小的布线以与半导体芯片150上的接垫相对应，而与半导体芯片150相间隔的第二重布线层140可具有排列间距较大的布线。

如图15所示，第一重布线层120与第二重布线层140通过第一接合层160而彼此接合，且第一接合层160包覆住半导体芯片150，以使半导体芯片150能够被固定于第一重布线层120与第二重布线层140之间。举例而言，半导体芯片150可为中央处理器芯片(cpuchip)、射频芯片(rfchip)、系统级芯片(systemonchip，soc)等。在一些实施例中，第一接合层160的材质例如为压克力树脂、环氧树脂或其他的可挠性接合材料，且第一接合层160的杨氏模量例如介于0.001gpa至20gpa之间。在其他实施例中，第一接合层160的材质例如为压克力树脂、环氧树脂或其他的可挠性接合材料，且第一接合层160杨氏模量例如介于0.01gpa至20gpa之间。在另一实施例中，第一接合层160的材质例如为压克力树脂、环氧树脂或其他的可挠性接合材料，且第一接合层160杨氏模量例如介于0.1gpa至20gpa之间。

如图15所示，本实施例的可挠性芯片封装100o可进一步包括被第一接合层160所包覆的多个导电材料cm，其中导电材料cm分别贯穿第一接合层160以电连接至第一重布线层120与第二重布线层140。举例而言，半导体芯片150可通过第一重布线层120以及导电材料cm而电连接至第二重布线层140。举例而言，前述的导电材料cm可为锡球、铜柱、各向异性导电胶(anisotropicconductivepaste；acp)或其他一种或多种导电材料的组合。

如图15所示，为了进一步增进可挠性芯片封装100o的可靠度，本实施例的可挠性芯片封装100o可进一步包括侧向阻障元件sb，其中侧向阻障元件sb位于第一重布线层120与第二重布线层140之间，而侧向阻障元件sb可嵌于第一接合层160中以环绕半导体芯片150。举例而言，侧向阻障元件sb的数量可为一个或多个，而侧向阻障元件sb可具有环绕半导体芯片150的连续图案或具有环绕半导体芯片150的不连续图案。然而，在其他实施例中，侧向阻障元件sb垂直于第一可挠性基板110的截面例如是三角形、梯形、矩形、多边形、圆形、椭圆形或为具有其他形状的图案，本发明不限于此。

如图15所示，本实施例的可挠性芯片封装100o可进一步包括第一覆盖层170及/或第二覆盖层180，其中第一覆盖层170配置于第一可挠性基板110上，第一覆盖层170及第一重布线层120分别位于第一可挠性基板110的两对侧，而第二覆盖层180配置于第二可挠性基板130上，且第二覆盖层180及第二重布线层140分别位于第二可挠性基板130的两对侧。在本实施例中，第一覆盖层170与第二覆盖层180例如为具备可挠曲特性的耐冲击及/或抗刮材料层，第一覆盖层170覆盖于第一可挠性基板110的外表面(即下表面)上，而第二覆盖层180覆盖于第二可挠性基板130的外表面(即上表面)上。第一覆盖层170与第二覆盖层180可为单层或多层复合结构，多层复合结构例如包括抗冲击结构以及抗刮结构，第一覆盖层170的抗冲击结构可设置于第一可挠性基板110与抗刮结构之间，而第二覆盖层180的抗冲击结构可设置于第二可挠性基板130与抗刮结构之间。此外，第一覆盖层170与第二覆盖层180可为相同结构也可为不同结构。

综上所述，本发明上述实施例提供了多种可挠性芯片封装，其可具有可挠曲特性及/或耐冲击特性，有利于可靠度的提升。

虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。