带屏蔽结构的集成电路的制作方法

本公开的示例一般涉及集成电路(IC)，具体涉及与集成电路一起使用的屏蔽结构相关的实施例。

背景技术：

半导体集成电路(IC)技术的持续发展使特征尺寸愈发减小。更小的特征尺寸有利于产生更小的器件，从而允许在IC的给定区域内实现更多数量的器件。随着器件彼此设置地更靠近以及在IC内器件的总数量增加，器件之间的电相互作用的量也越来越大。

电相互作用的一个示例是电感耦合。电感耦合可能影响在IC内部运行的器件(特别是电感)的性能。考虑到现代电路的高频运行和阻抗匹配的需要，IC内的电感的实现越来越重要。然而，许多电相互作用(如电感耦合)在使用现代IC制造技术实现的IC内难以被预测和量化。

因此，需要一种能够用于屏蔽器件间电相互作用的改进的屏蔽结构。

技术实现要素：

根据本公开内容，在一些实施例中，半导体器件包括布置在半导体衬底上的互连结构。互连结构包括：第一器件，其布置在所述互连结构的第一部分中；第一屏蔽板，包括第一导电材料，并被布置在所述互连结构的所述第一部分之上的所述互连结构的第二部分中；第二器件，其布置在所述互连结构的所述第二部分之上的所述互连结构的第三部分中；和隔离壁，包括第二导电材料，并被布置在所述互连结构的所述第一、第二和第三部分中，其中所述隔离壁耦合到所述第一屏蔽板，并且其中所述隔离壁围绕所述第一器件、所述第一屏蔽板和所述第二器件。

在一些实施例中，第一导电材料和第二导电材料是不同的。

在一些实施例中，第二器件是电感。

在一些实施例中，电感包括第三导电材料的线圈，第三导电材料不同于第一和第二导电材料。

在一些实施例中，第一器件设置在第一导电层中，第一屏蔽板设置在第一导电层上的第二导电层中，并且第二导电层与第一导电层相邻。

在一些实施例中，第一屏蔽板设置在第一导电层中；第二器件设置在第一导电层上的第二导电层中；并且第二导电层与第一导电层相邻。

在一些实施例中，互连结构不包括伪导电结构。

在一些实施例中，第一屏蔽板包括多个指，并且隔离壁耦合到每个指的一端。

在一些实施例中，互连结构包括第二屏蔽板，该第二屏蔽板包括第三导电材料，并被布置在互连结构的第三部分上的互连结构的第四部分中；以及在互连结构的第四部分上的互连结构的第五部分中的第三器件。

在一些实施例中，隔离壁围绕第二屏蔽板和第三器件。

在根据本公开内容的一些实施例中，制造半导体器件的方法包括成形设置在半导体衬底上的互连结构。形成互连结构包括：在互连结构的第一部分中成形第一器件；在互连结构第一部分上的互连结构第二部分成形包括第一导电材料的第一屏蔽板；在互连结构第二部分上的互连结构第三部分中成形第二器件；以及在互连结构的第一、第二和第三部分中成形包括第二导电材料的隔离壁。隔离壁耦合到第一屏蔽板，并且隔离壁围绕第一器件、第一屏蔽板和第二器件。

通过阅读以下详细描述和附图，其他方面和特征将是显而易见的。

附图说明

图1示出了根据本公开中一些实施例的用于集成电路的示例性架构的框图；

图2示出了根据本公开中一些实施例的制造半导体器件的方法的框图；

图3A示出了根据本公开中一些实施例的半导体器件的俯视图；

图3B示出了图3A中根据本公开中一些实施例的半导体器件的横截面图；

图4A示出了根据本公开中一些实施例的半导体器件的俯视图；

图4B是示出图4A中根据本公开中一些实施例的半导体器件的横截面图；

图5A示出了根据本公开中一些实施例的半导体器件的俯视图；

图5B是示出图5A中根据本公开中一些实施例的半导体器件的横截面图；

图6A示出了根据本公开中一些实施例的半导体器件的俯视图；

图6B是示出图6A中根据本公开的一些实施例的半导体器件的横截面图；

图7示出了根据本公开中一些实施例的半导体器件的截面图；

图8和图9示出了根据本公开中各种实施例之间的性能比较；

图10示出了根据本公开中一些实施例的半导体器件的横截面图。

具体实施方式

下面参考附图描述了各种实施例，图中示出了示例性实施例。然而，所要求保护的实用新型可以以不同的形式体现，而不应被看做仅限于此处所述的实施例。相同的数字在整个过程中对应于相同元件。因此，不会对相同的元件在每个图形中都详细描述。还应当指出，这些附图只是为了便于对实施例的描述。它们不是对所要求保护的实用新型的详尽描述，也不是对所要求保护的实用新型范围的限制。此外，图示的实施例并不一定具有表明的所有方面或优点。与特定实施例相结合描述的方面或优点不一定限于该实施例，并且即使在没有说明或明确描述的情况下也可以在任何其他实施例中实施。这些特征、功能和优点可以在各种实施例中独立地实现，或者可以在其他实施例中结合在一起实施。

在描述附图中示例性地描绘的示例性实施例之前，先提供了概述以用于进一步了解。随着器件彼此之间被实现的愈发接近和集成电路中器件总数的增加，器件之间的电相互作用的数量也日趋增加。这种电相互作用可能影响器件的性能。人们发现屏蔽结构可以用来减少或消除电相互作用。通过使用根据本实用新型一些实施例的屏蔽结构，需要彼此隔离的电路得以垂直堆叠在衬底上，从而在对性能影响不大的同时大大节省芯片面积。屏蔽结构可包括设置在衬底上的导电层中的屏蔽板。屏蔽板可以耦合到隔离壁，隔离壁围绕在衬底上垂直堆叠的电路区域。这样的屏蔽结构能够隔离垂直堆叠的电路之间的电相互作用，有效减少涡流(eddy current)，并帮助将器件(例如，在一个特定的电路区域的器件)与从其他器件(例如，在衬底之上的其他电路区域的器件或衬底上的器件)产生的噪声相隔离。

结合对上述内容的一般理解，下文描述了用于屏蔽结构的各种实施例。由于一个或多个实施例示范性地使用了特定类型的集成电路，下面提供了这种集成电路的详细描述。然而，应该理解的是，其他类型的集成电路也可能受益于本文所述的一个或多个实施例。

可编程逻辑器件(PLD)是一种众所周知的集成电路，其可被编程以执行指定的逻辑功能。一种类型的可编程逻辑器件，现场可编程门阵列(FPGA)，通常包括一个可编程的单元块(tile)阵列。这些可编程的单元块可以包括，例如，输入/输出模块(IOB)，可配置逻辑块(CLB)，专用的随机存取存储器块(BRAM)、乘法器、数字信号处理模块(DSP)、处理器、时钟管理器、延迟锁定环路(DLL)等等。此处所用的“包含”和“包括”意为包括但不限于。

每个可编程单元块通常包括可编程互连和可编程逻辑两者。可编程互连通常包括大量由可编程互连点(PIP)互连的不同长度的互连线。可编程逻辑使用可编程元件以实现用户设计的逻辑，可编程元件包括例如函数发生器、寄存器、算术逻辑等等。

可编程互连和可编程逻辑通常是通过将配置数据流加载到内部配置存储单元来进行编程的，内部配置存储单元用于定义可编程元件如何配置。配置数据可以从存储器读取(例如从外部PROM)或由外部设备写入FPGA。然后，各存储单元的集体状态决定了FPGA的功能。

另一种类型的可编程逻辑器件是复杂可编程逻辑器件(CPLD)。复杂可编程逻辑器件包括两个或多个连接在一起的“功能块”，并且它们通过互连开关矩阵连接到输入/输出(I/O)资源。CPLD的各个功能块包括两级AND/OR结构，其类似于可编程逻辑阵列(PLA)和可编程阵列逻辑(PAL)器件中所使用的那些。在复杂可编程逻辑器件中，配置数据通常储存在芯片上的非易失性存储器。在一些复杂可编程逻辑器件中，配置数据存储在芯片上的非易失性存储器中，然后下载到易失性存储器作为初始配置(编程)序列的一部分。

在一般情况下，每个可编程逻辑器件(PLD)的功能是由提供给器件的配置数据所控制。配置数据可以存储在易失性存储器(例如，现场可编程门阵列和复杂可编程逻辑器件中常见的静态存储单元)、非易失性存储器(如在一些复杂可编程逻辑器件中的闪存)或任何其他类型的存储单元中。

其他可编程逻辑器件则通过应用处理层(如金属层)进行编程，处理层可编程地互连该器件上的各种元件。这些可编程逻辑器件被称为掩模可编程器件。可编程逻辑器件也可以通过其他的方式，如采用熔丝或反熔丝技术实现。术语“PLD”和“可编程逻辑器件”包括但不限于这些示例性器件，同样也包含仅部分可编程的器件。例如，一种可编程逻辑器件包括硬编码晶体管逻辑和可编程地互连该硬编码晶体管逻辑的可编程开关结构(switch fabric)的组合。

如上所述，高级现场可编程门阵列可以包括呈阵列的几种不同类型的可编程逻辑块。例如，图1示出了示例性现场可编程门阵列架构100。现场可编程门阵列架构100包括了大量不同的可编程单元块，包括多千兆位收发器(MGT)101，可配置逻辑块(CLB)102、随机存取存储器块(BRAM)103、输入/输出模块(IOB)104、配置和时序逻辑(CONFIG/CLOCKS)105、数字信号处理模块(DSP)106，专门的输入/输出模块(I/O)107(例如，配置端口和时钟端口)，和其他可编程逻辑108如数字时钟管理器、模数转换器、系统监控逻辑等等。一些现场可编程门阵列还包括专用处理器块(PROC)110。

在一些现场可编程门阵列中，每个可编程单元块可以包括至少一个可编程互连元件(INT)111，其具有与同一单元块中的可编程逻辑元件的输入和输出端子120的连接，如图1顶部的例子所示。每个可编程互连元件111还可以包括到同一单元块或其它单元块中相邻可编程互连元件的互连部分(segment)122的连接。每个可编程互连元件111还可以包括在逻辑块(未示出)之间连接通用布线资源(routing resource)的互联部分124的连接。通用布线资源可以包括逻辑块(未示出)之间的布线通道，布线通道包含互连部分(例如，互连部分124)的路径和用于连接互连部分的开关块(未示出)。通用布线资源的互连部分(例如，互连部分124)可以跨越一个或多个逻辑块。与通用布线资源一起使用的可编程互连元件111实现了图示的FPGA的可编程互连结构(“可编程互连”)。

在示例实施方式中，CLB 102可以包括可编程逻辑元件112(CLE)，其加上单个可编程互连元件(INT)111可被编程以实现用户逻辑。BRAM 103可以包括BRAM逻辑元件(BRL)113，以及一个或多个可编程互连元件。通常，单元块中的互连元件的数量取决于单元块的高度。在所示示例中，BRAM单元块具有与五个CLB相同的高度，但是也可以是其它数量(例如，四个)。除了适当数量的可编程互连元件之外，DSP单元块106还可以包括DSP逻辑元件(DSPL)114。除了可编程互连元件111的一个实例之外，IOB 104可以包括例如输入/输出逻辑元件(IOL)115的两个实例。如本领域技术人员将清楚的那样，例如，连接到I/O逻辑元件115的实际的I/O焊盘通常不局限于输入/输出逻辑元件115的区域。

在图1的示例中，在管芯中心附近的区域(水平地示出)(例如，图1所示的105,107和108所形成的区域)可用于配置、时钟和其他控制逻辑。可以使用从该水平区域延伸的纵列109(垂直示出)或其他纵列穿过FPGA的宽度分布时钟和配置信号。

使用图1所示的架构的一些FPGA包括额外的逻辑块，打破了构成大部分FPGA的常规纵列结构。附加逻辑块可以是可编程块和/或专用逻辑。例如，PROC 110贯穿了CLB和BRAM的多个纵列。PROC 110可以包括各种组件，从单个微处理器到包含存储器控制器、外围设备等的完整可编程处理系统。

一方面，PROC 110被实现为专用电路，例如作为硬接线处理器，其被制造为实现集成电路的可编程电路的管芯的一部分。PROC 110可以表示各种不同处理器类型和/或系统，其具有从单个处理器(例如，能够执行程序代码的单个核心)到具有一个或多个核心、模块、协处理器、接口等的整个处理器系统的复杂度。

另一方面，架构100中省略了PROC 110，并且可以用所述可编程块的其他变体中的一个或多个代替。此外，这样的块可以用于形成“软处理器”，其中可以使用各种可编程电路块来形成可执行程序代码的处理器，比如PROC 110。

术语“可编程电路”可以指IC内的可编程电路元件，例如本文所述的各种可编程或可配置电路块或单元块，以及根据加载到IC中的配置数据选择性地耦合各种电路块、单元块和/或元件的互连电路。例如，图1示出的诸如CLB 102和BRAM 103之类的PROC 110外部的部分，可以将其视为IC的可编程电路。

在一些实施例中，直到配置数据被加载到IC后才可建立可编程电路的功能性和连接性。可以用一组配置数据对IC的可编程电路，例如FPGA进行编程。在某些情况下，配置数据被称为“配置比特流”。通常，在没有首先将配置比特流加载到IC中的情况下，可编程电路是不具备可操作性或功能性的。配置比特流能有效地在可编程电路内实现或实例化特定电路设计。电路设计指定例如可编程电路块的功能层面和各种可编程电路块之间的物理连接。

在一些实施例中，“硬连线”或“硬化”的，即不可编程的电路被制造为IC的一部分。与可编程电路不同，硬连线电路或电路块并不是在IC制造之后通过加载配置比特流来实现的。硬连线电路通常被认为具有专用电路块和互连，例如，无需首先将配置比特流加载到IC中(例如PROC 110)的情况下也能正常工作。

在一些情况下，硬连线电路可具有一个或多个操作模式，操作模式是根据存储在IC内的一个或多个存储器元件中的寄存器设置或值来设置或选择的。例如可以通过将配置比特流加载到IC中来设置操作模式。尽管有这种能力，硬连线电路并不被认为是可编程电路，因为硬连线电路是可操作的，并且当作为IC的一部分被制造时具有特定的功能。

图1旨在说明可用于实现包括可编程电路(例如可编程结构)的IC的示例性架构。例如，行中的逻辑块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑块的类型、逻辑块的相对大小以及图1顶部包括的互连/逻辑的实现方式纯粹是示范性的。例如，在实际的IC中，通常在CLB出现的任何地方都包括不止一个CLB相邻行，以便于有效实现用户逻辑，但是相邻CLB行的数量随着IC的总体尺寸而变化。此外，图1的FPGA示出了可以使用本文所述的互连电路示例的一个示例性可编程IC。这里描述的互连电路可以用于其他类型的可编程IC，例如CPLD或具有用于选择性地耦合逻辑元件的可编程互连结构的任何类型的可编程IC。

应当注意的是，可以结合包括屏蔽结构的半导体器件的IC并不限于图1所示的示例性IC，具有其他结构的IC或其他类型的IC也可以包括屏蔽结构。根据一个或多个实施例，具有屏蔽结构的一个或多个半导体器件可以并入到FPGA的几个功能块中的任何一个当中，比如多千兆位收发器101。

参见图2，其示出了按照本公开多个方面制造半导体器件的方法200的流程图。参见图2、3A和3B，方法200从框202开始，其中含有电子器件的半导体衬底在此成形。参见图3A和3B的示例，在框202的实施例中，提供了器件300。器件300包括衬底302和成形在衬底302中或衬底302上的多个半导体器件304。

衬底302可以是诸如硅衬底的半导体衬底。衬底302包括按照设计要求的各种掺杂配置。衬底302还可以包括诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石的其它半导体。或者，衬底可以包括化合物半导体和/或合金半导体。此外，衬底可以选择性地包括外延层(epi-layer)，可以应变(strained)以用于增强性能，可以包括绝缘体上硅(SOI)结构，和/或具有其它合适的增强结构。

形成在衬底302中或衬底302上的半导体器件304可以包括有源部件，如场效应晶体管(Field Effect Transistors“FET”)、双极结型晶体管(Bipolar Junction Transistors“BJT”)和二极管，或无源部件，如电阻器、电容器和变压器。器件300可以包括数百万或数十亿个这些半导体器件304，但是为了简化起见，在图3A和3B中仅示出了几个。

在一些实施例中，隔离结构(isolation feature)形成于衬底302。隔离结构可以限定和隔离各种半导体器件304的有源区。在一些实施例中，隔离结构包括浅沟槽隔离(STI)结构。STI结构包含介电材料，其可以是氧化硅、氮化硅、氮氧化硅、氟化物掺杂的硅酸盐(fluoride-doped silicate“FSG”)和/或低k电介质材料。STI结构可以通过在衬底302中蚀刻沟槽，此后用电介质材料填充该沟槽而形成。在一些实施例中，也可以形成深沟槽隔离(DTI)结构来代替STI结构或与STI结构组合作为隔离结构。

参见图2、3A和3B所示，方法200进行到框204，其中互连结构的第一部分306-1形成在衬底302上。互连结构的第一部分306-1可以包括隔离壁的第一部分320-1。在一些实施例中，隔离壁的第一部分320-1部分地或完全地围绕着电路区域326，电路区域326布置在互连结构的第一部分306-1中。

参见图3A和3B所示，互连结构的第一部分306-1包括在衬底302上形成的层间电介质层(ILD)308。ILD层308可以包括氧化硅、氮氧化硅、低k电介质材料或其他合适的材料。ILD层308可以通过化学气相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、物理气相沉积(PVD)或其它合适的技术以形成。半导体器件300可以包括形成在ILD层308中的多个接触(contact)310。接触310可以通过图形化和蚀刻ILD层308形成沟槽而得以形成。可以通过沉积导电材料(例如钨或其它金属材料)来填充沟槽，从而形成接触310。接触310可以提供到形成在衬底302中的各种半导体器件304的连接。在一些实施例中，接触310可以包括提供隔离壁的第一部分320-1和衬底302之间连接的接触，并且这些接触可以被称为隔离壁接触332。在一些示例中，隔离壁接触332包括导电材料，其与提供到半导体器件304的连接的接触310的材料相同。在一些示例中，隔离壁接触332包括导电材料，其不同于提供到半导体器件304的连接的接触310的导电材料。

在一些实施例中，互连结构的第一部分306-1包括多个金属层312，其被称为金属层312-1(M1)、312-2(M2)和312-3(M3)。金属层312-1(M1)、312-2(M2)和312-3(M3)也可以被分别称为导电层312-1(M1)、312-2(M2)和312-3(M3)。金属层312可以包括由诸如铝、铜、铝/硅/铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅及其它合适的导电材料或其组合的导电材料形成的金属线316。

互连结构的第一部分306-1可以包括将金属层312彼此绝缘的金属间介电(IMD)层314。在一些实施例中，互连结构的第一部分306-1中不同层面的IMD层314可以包括不同的介电材料。具有低k(LK)、极低k(ELK)和/或超低k(XLK)材料的IMD层314可增强电路性能。材料分类可以基于介电常数k的值。例如，LK材料可以指k值小于约3.5，优选小于约3.0的那些材料。ELK材料可以指k值小于约2.9，优选小于约2.6的那些材料。XLK材料可以指k值通常小于约2.4的那些材料。这些分类仅仅是示例，并且也可以使用基于材料的介电常数的其它分类。电介质材料可以包括氮化硅、氮氧化硅、旋涂玻璃(SOG)、未掺杂硅酸盐玻璃(USG)、氟化石英玻璃(FSG)、碳掺杂氧化硅(例如SiCOH)、含碳材料，聚酰亚胺、其它合适的多孔聚合材料、其它合适的介电材料和/或其组合。在一些实施例中，IMD层314包括连接不同金属层中的金属线316的金属通孔318。可以通过包括旋涂、CVD、PVD或原子层沉积(ALD)技术形成IMD层314。

在一些实施例中，金属层312和IMD层314可在集成工序中形成，例如大马士革工艺(damascene process)或光刻/等离子体蚀刻工艺。在图3A和3B的例子中，最下面的金属层312-1(M1)包括金属线316，其耦合到接触310以连接形成在衬底302中的半导体器件304。

在一些实施例中，互连结构的第一部分306-1包括电路区域326。电路区域326可以包括各种器件，例如晶体管、二极管、电容器、电阻器、变压器、传输线、任何其它合适的器件和/或其组合。在一些示例中，电路区域326包括电容器328(例如，金属-绝缘体-金属(MIM)电容器)，其包括分别位于金属层312-1和312-2中的两个电容器板，以及位于这两个电容器板之间的IMD层314的一部分。在这种示例中，实现电容器328的特定IMD层314的厚度可以小于其它IMD层的厚度。该特定IMD层314可以具有不同于其他IMD层314的k值的高k值(例如，大于7)。在一些示例中，电路区域326包括器件330(例如，电阻器)和使用各种金属线316和金属通孔318形成的传输线。在一些示例中，电路区域326包括去耦电容器阵列。在一些示例中，电路区域326包括电容调谐电路，其包括指状电容器(finger capacitor)和变容二极管阵列。

在一些实施例中，互连结构的第一部分306-1包括由金属层312中的隔离壁导电线322(也称为隔离壁金属线322)形成的隔离壁的第一部分320-1，和IMD层314中的隔离壁导电通孔324。相邻的金属层(例如，在相邻的金属层312-1和312-2中)中的隔离壁导电线322可以通过设置在相邻金属层之间的IMD层314中一个或多个隔离壁导电通孔324耦合在一起。在一些实施例中，隔离壁导电线322和隔离壁导电通孔324包括与隔离壁接触332相同的导电材料。在一些实施例中，隔离壁导电线322、隔离壁导电通孔324和隔离壁接触332可以包括彼此不同的导电材料。

在一些实施例中，隔离壁的第一部分320-1包括ILD层308中的隔离壁接触332，并通过隔离壁接触332与衬底302耦合。在一些实施例中，隔离壁接触332的底面物理地接触衬底302的硅顶面。在一些实施例中，隔离壁的底面物理地接触设置在衬底302内的P型扩散材料。

如图3A和3B的例子所示，电路区域326和隔离壁320的形状、尺寸和位置可以被设计以改善电路性能(例如，用于改善芯片面积利用率、用于减少与其它电路区域或衬底中的其它器件的耦合效应)。电路区域326和隔离壁320可以具有各种形状(例如，圆形、正方形、矩形、八边形)。电路区域326和隔离壁320的形状可以基于电路性能要求和/或设计规则限制来确定。在一些实施例中，可以调节隔离壁的厚度以调节隔离壁的电阻(例如，通过增加隔离壁的厚度来降低电阻)。在一些示例中，隔离壁320的部分(例如，侧壁)可以具有基于电阻要求和可用空间所确定的不同厚度。在图3A所示的例子中，隔离壁的第一部分320-1的部分334和336分别具有厚度T1和T2，其中T1和T2不同。

在一些实施例中，如图3B所示，电路区域326从金属层312-1垂直延伸到金属层312-3。换句话说，电路区域326可以包括设置在互连结构的第一部分306-1的最顶层金属层(例如，金属层312-3)中的器件，以及设置在互连结构的第一部分306-1的最底层金属层(例如，金属层312-1)中的器件。或者，在一些实施例中，电路区域326包括设置在互连结构的第一部分306-1的仅仅一些金属层中的器件。在一些示例中，电路区域326的器件设置在金属层312-1和312-2中，但不设置在金属层312-3中。在一些示例中，电路区域326的器件设置在金属层312-2和312-3中，但不设置在金属层312-1中。

参考图2、图4A和图4B，方法200进行到框206，其中互连结构的第二部分306-2形成在互连结构的第一部分306-1之上。互连结构的第二部分306-2可以包括屏蔽板402，其被实现在互连结构的第二部分306-2的一个或多个金属层中。在各种实施例中，屏蔽板402可以具有图案(例如，根据设置在屏蔽板402上方和/或下方的器件所设计的图案)，并且还可以被称为图案化接地屏蔽(patterned ground shield)402。互连结构的第二部分306-2还可以包括隔离壁的第二部320-2，其部分或完全围绕图案化的接地屏蔽402。

参考图4A和4B，互连结构的第二部分306-2包括金属层312-4(M4)和312-5(M5)以及设置在金属层312之间的IMD层314。图案化接地屏蔽402形成在金属层312-4中。

参考图4A，示出了在金属层312-4中形成图案化接地屏蔽402之后，器件300的俯视图。在各种实施例中，图案化接地屏蔽402可以包括多个平行的导电条(指)404的组。在将电感结构设置在图案化接地屏蔽402上方的实施例中，图案化接地屏蔽402可以设置为不阻碍围绕电感结构的线圈的磁场。在一些实施例中，图案化接地屏蔽402的条404可以在图案化接地屏蔽402的外周边耦合在一起。在一些实施例中，隔离壁的第二部分320-2用于将条404耦合在一起(例如，使用导电层M4中的隔离壁金属线322)。图案化接地屏蔽402和隔离壁320可以将设置在图案化接地屏蔽402上的器件(例如，图案化接地屏蔽402上的电路区域中的电感)中流过的电流所生成的电场与设置在图案化的接地屏蔽402和衬底302之间的电路区域326中的器件隔离开。

在各种实施例中，图案化接地屏蔽402可以实现在互连结构的第二部分306-2的任何金属层中。在一些实施例中，图案化接地屏蔽402可以被实现在互连结构的第二部分306-2的一个或多个金属层中。实现图案化接地屏蔽402的金属层可被称为PGS金属层。在图4B示例中，互连结构的第二部分306-2包括在PGS金属层312-4上的一个或多个金属层(例如，金属层312-5)，但不包括在PGS金属层312-4下方的金属层。为进一步实现图4B的示例，PGS金属层与电路区域326的最顶层金属层312-3相邻。在一些实施例中，通过在与电路区域326的最顶层金属层相邻的金属层中实现图案化接地屏蔽402，可使图案化接地屏蔽402和设置在图案化接地屏蔽402之上的电路区域之间的距离增大，以改善电路性能。

在各种实施例中，图案化接地屏蔽402包括导电材料，诸如、铜、铝/硅/铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、其它合适的导电材料或其组合。

参见图2、图5A和图5B所示，方法200进行到框208，其中互连结构的第三部分306-3形成在互连结构的第二部分306-2上。互连结构的第三部分306-3可以包括电路区域502和围绕电路区域502的隔离壁的第三部分320-3。

参见图5A和5B所示，互连结构的第三部分306-3包括金属层312-6(M6)和设置在金属层312-5(M5)和312-6之间的IMD 314。互连结构的第三部分306-3包括使用金属层312-6和/或IMD 314实现的电路区域502。电路区域502可以包括多种器件，例如晶体管、二极管、电感、电容器、电阻器、变压器、传输线、任何其它合适的器件和/或其组合。在图5A和5B所示的具体示例中，电路区域502的器件包括电感504。电感504包括实现在金属层312-6中的线圈506和多个终端，该多个终端包括例如中心终端508、差动终端(differential terminals)510和512。线圈506和终端508、510、512可以耦合在一起并代表导电材料的一个连续区域。尽管在图5A和5B具体示例中，线圈506和终端508、510、512采用单个金属层来实现，在一些示例中，线圈506和终端508、510、512可以使用两个或更多个垂直堆叠的金属层来实现。在这些示例中，线圈506和终端508、510、512的相邻金属层可以使用一个或多个通孔耦合在一起以形成一个连续的导电路径。

在一些实施例中，如图5A所示，线圈506是对称的并且具有两匝，并且中心线514可按照基本对称地平分线圈506来确定。应注意，作为八边形线圈的线圈506的实现仅是为了说明的目的而提供的，而非意图限定。在各种实施例中，线圈506可以以各种形式或形状中的任一种来实现。

在一些实施例中，互连结构的第三部分306-3包括围绕电路区域502的隔离壁的第三部分320-3。隔离壁的第三部分320-3包括金属层312-6中的隔离壁金属线322和隔离壁导电通孔324，隔离壁导电通孔324在邻近金属层312-6的IMD层314中。隔离壁的第三部分320-3通过隔离壁导电通孔324耦合到隔离壁的第二部分320-2。应注意，尽管在图5A和5B的示例中，电感504被实现在互连结构306的最顶层金属层M6中，但在一些实施例中，电感504可以被实现在更靠近衬底302的一个或多个金属层中。在这些实施例中，一个或更多个金属层可以设置在电感504上方，并且隔离壁320可以在电感504上的那些金属层中实现。换句话说，隔离壁320的一部分可以设置在电感504上方。

在一些实施例中，线圈506包括导电材料，如铝、铜、铝/硅/铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、其它合适的导电材料或其组合。在一些示例中，线圈506的导电材料不同于图案化接地屏蔽402和隔离壁320的导电材料。例如，线圈506的导电材料可具有高于图案化接地屏蔽402和隔离壁320导电材料的导电性。

在一些实施例中，图案化接地屏蔽402具有基于设置在图案化接地屏蔽402之上和/或之下的器件而设计的图案，用以减少涡电流(eddy current)并隔离布置在图案化接地屏蔽402相对侧上的器件之间的电相互作用。图5A和5B所示示例中，图案化接地屏蔽402的指404基于设置在图案化接地屏蔽402上的电感504而图案化布置。例如，每个指404基本上垂直于线圈506片段内的电流方向。越过线圈506的相同线性片段的指404基本上平行，并且以相同的预定间隔彼此分开。

在一些实施例中，互连结构306可以包括伪(dummy)导电结构(例如金属层312中的伪导电线，和/或IMD层314中的伪导电通孔)，其未电连接到任何功能电路。这些伪导电结构可以用于例如满足金属密度要求(例如，为了更好的抛光效果)。

或者，如图5A和5B所示，在一些实施例中，互连结构306不包括任何伪导电结构。在这些实施例中，通过图案化接地屏蔽402和/或位于电路区域326和502中的器件来满足金属密度要求。

在一些实施例中，如图5A和5B所示，线圈506的每个腿部(leg)518跨过的隔离壁320的部分可以至少部分地不连续。更具体地，导电层M6中的隔离壁金属线322可以具有中断或间隙516，以使线圈506的每个腿部518横穿隔离壁320。应注意，处于较低导电层的隔离壁金属线322可能不具有中断或间隙。

在一些实施例中，形成布线(routing)，用于将隔离壁320内的电路连接到隔离壁320外部的电路。在这样的实施例中，隔离壁320可以包括开口，其是通过去除一个或多个的金属层中隔离壁320的一部分而产生。布线可以使用这些开口穿过隔离壁320，其中布线通过电介质材料与隔离壁320隔离。

参考图6A和6B，示出了隔离壁的不同构造。在图6A和6B所示示例中，隔离壁320包围了电感504的腿部518。在图6A所示示例中，隔离壁320包括用于分离电感线圈区域和电感腿部区域的壁520，其可以将腿部区域中的电路和线圈区域中的电路隔离开。在一个示例中，壁520具有小于隔离壁320其它部分厚度(例如，厚度T1和T2)的厚度T3。在图6B所示示例中，隔离壁320不具有分离电感线圈区域和电感腿部的侧壁。

参考图7所示，在一些实施例中，器件的互连结构306不包括含有在衬底的顶表面和图案化接地屏蔽之间的器件的电路区域。在图7所示示例中，器件700包括互连结构306。互连结构306包括电感704，其包括布置在最顶层金属层M6中的线圈706。电感704基本上类似于图5A和5B的电感504。互连结构306包括屏蔽结构，该屏蔽结构包括设置在最底部金属层M1中的图案化接地屏蔽402和耦合到图案化接地屏蔽402的隔离壁320。图案化接地屏蔽402和隔离壁320基本上分别类似于图5B中的图案化接地屏蔽402和隔离壁320，除了该图案化接地屏蔽402位于金属层M1中。如此，互连结构306不包括在衬底302的顶表面和图案化接地屏蔽402之间具有器件的电路区域。

在一些实施例中，互连结构306可以包括未电连接到任何功能电路的伪金属结构708(例如，金属层312中的伪金属线，和/或IMD层314中的虚设金属通孔)。这些伪金属结构可以用于例如满足金属密度要求(例如，为了更好的抛光效果)。

参考图8和图9，比较了具有不同配置的图案化接地屏蔽和隔离壁的电感的性能。如比较所示，器件可以设置在电感下面以节省芯片面积，而不会引起电感的电感Q值很大的退化。这可以通过使用如上提到的包括图案化接地屏蔽和隔离壁在内的屏蔽隔离结构来实现。参考图8，其示出了根据不同配置(例如，PGS的位置，基板的顶表面和PGS之间存在(或不存在)电路区域)的实施例实现的电感的电感曲线(例如，相对于频率的电感)。电感曲线802对应于图5A和5B中器件300的电感504。在图5A和5B所示的装置300中，图案化接地屏蔽设置在互连结构306的最底层金属层M1和最上层金属层M6之间的中间金属层M4中，并且电感504被实施在互连结构306的最顶层金属层M6中。电感曲线804对应于图7中器件700的电感704，其中图案化接地屏蔽402设置在衬底302上的互连结构306的最底层金属层M1中。因此，在器件700中，衬底的顶表面和图案化接地屏蔽402之间没有设置器件。如图8所示，电感曲线802和804在工作频率上基本相同。例如，对于小于曲线802和804的自谐振频率(self resonance frequencies“SRF”)的特定操作频率，曲线802和804的电感之间的差值不超过曲线804的电感值的0.01％。在如图8所示示例中，曲线802具有约33.82GHz的SRF(也称为SRF1)。曲线804具有约34.21GHz的SRF(也称为SRF 2)。在小于SRF1和SRF2两者的频率下(例如，10GHz)，曲线804和802的电感806基本相同，为491pH。而在如图8所示示例中，对于接近和/或大于SRF1和SRF2的频率，电感的差值可能稍微增加，但这个差值可能不会影响电路性能，因为工作频率通常远远小于SRF。因此，通过使用包括耦合到隔离壁的图案化接地屏蔽在内的屏蔽结构，设置在衬底和图案化接地屏蔽之间的器件对设置在图案化接地屏蔽层上的电感的电感几乎没有影响。

参考图9所示，其示出了根据具有不同配置(例如，PGS的位置，基板的顶表面和PGS之间存在(或不存在)电路区域)的各种实施例实现的电感的品质因子Q曲线(例如，相对于频率的质量因数Q)。电感曲线902对应于图5A和5B所示的器件300的电感504。其中图案化接地屏蔽402设置在互连结构306的最底层金属层M1和最顶层金属层M6之间的中间金属层M4中，并且电感504被实施在金属层M6中。电感曲线904对应于图7的器件700的电感704，其中图案化接地屏蔽402设置在衬底302上的互连结构306的最底层金属层312-1(M1)中，并且电感704设置在互连结构306的最顶层金属层M6中。如图9所示，在相同频率下电感506和704的Q值基本相同，并且在特定频率下电感506和704的Q值之间的差值906小于电感704的Q值的5％。因此，通过使用包括耦合到隔离壁的图案化接地屏蔽的屏蔽结构，设置在衬底和图案化接地屏蔽之间的器件对设置在图案化接地屏蔽层上的电感的Q值几乎没有影响。

参考图10所示，在一些实施例中，可以使用多个图案化接地屏蔽和耦合到该多个图案化接地屏蔽的隔离壁将三个或更多个电路区域彼此隔离。在图10所示示例中，器件1000包括互连结构306，互连结构306包括设置在衬底302上的多个垂直堆叠的导电层。互连结构306包括电路区域326、502和1004。电路区域326、502和1004中的每一个都可以在一个或多个导电层中实现，并且可以包括一个或多个器件，例如晶体管、二极管、电容器、电阻器、变压器、传输线、任何其它合适的器件和/或其组合。

在图10所示示例中，屏蔽板402和1002(也称为图案化接地屏蔽402和1002)设置在电路区域326、502和1004之间。具体地，图案化接地屏蔽402设置在电路区域326和502之间的一个或多个导电层中，图案化接地屏蔽1002设置在电路区域502和1004之间的一个或多个导电层中。在各种实施例中，图案化接地屏蔽402和1002的设计(例如，导电材料、尺寸、形状、图案)可以基于电路区域326、502和1004的电路设计来确定。在一些实施例中，图案化的接地屏蔽402和1002基本相同。在一些实施例中，图案化接地屏蔽402和图案化接地屏蔽1002包括具有不同电导率的不同导电材料，和/或具有不同尺寸、形状和/或图案。

互连结构306包括隔离壁320，隔离壁320包括布置在ILD中的导电材料和在衬底302上垂直堆叠的导电层M1、M2……、Mn，其中n是正整数。隔离壁320可以耦合到图案化接地屏蔽402和1002，例如通过图案化接地屏蔽402和1002的指的端部耦合。在一些实施例中，隔离壁320可以包括与图案化接地屏蔽402的导电材料相同的导电材料或与图案化接地屏蔽1002的导电材料相同的导电材料。在一些实施例中，隔离壁320可以包括与图案化接地屏蔽402和1002的导电材料不同的导电材料。在一些实施例中，隔离壁320在ILD层的部分和导电层M1、M2、M3……、Mn包括相同的导电材料。或者，在一些实施例中，隔离壁320在ILD层的两个或更多个部分和导电层M1、M2、M3……、Mn具有不同的导电材料。隔离壁320可围绕电路区域326、502、1004以及图案化接地屏蔽402和1002。

图案化接地屏蔽402和1002以及隔离壁320可以将特定电路区域中的器件产生的电场与设置在该特定电路区域上方和/或下方的其它器件隔离。例如，电路区域326中的器件产生的电场与电路区域502和1004中的器件隔离。对于另外的示例，电路区域502中的器件产生的电场与电路区域326和1004中的器件和衬底302中的器件隔离。例如，由电路区域1004中的器件产生的电场与电路区域326和502中的器件以及衬底302中的器件隔离。

在一些实施例中，不同的器件可以设置在电路区域326、502和1004中。在一些示例中，不同类型的电容器可以设置在不同的电路区域中。例如，去耦电容器(例如，其使用前端层(front end layer)或互连结构的最底层金属层实现)可以设置在图案化接地屏蔽402下方的电路区域326中，并且指状电容器(例如，其使用互连结构的中间金属层实现)可以设置在图案化接地屏蔽402和1002之间的电路区域502中。在该示例中，电路区域326中的去耦电容器和指状电容器被图案化接地屏蔽402和1002以及隔离壁320隔离。在一些示例中，电感设置在电路区域502中，并且器件可以设置在电感上方的电路区域(例如，电路区域1004)和电感下方的电路区域(例如，电路区域326)中。

应注意，图3A、3B、4A、4B、5A、5B、6A、6B、7、8、9和10中所示的各种配置(例如，隔离壁、图案化接地屏蔽、电路区域、互连结构的配置)仅是示例性的，并不旨在限制在以下权利要求中具体叙述的内容之外。本领域技术人员应当理解可以使用其他配置。

在本公开的各种应用中可能存在各种优点。所有实施例并不要求某一特别优点，并且不同的实施例可以有不同的优点。一些实施例的优点是通过使用屏蔽结构，该屏蔽结构包括耦合到互连结构中的隔离壁的屏蔽板，从而屏蔽了器件之间的电相互作用。这样，互连结构可以包括垂直堆叠的电路，而不降低电路的性能。在一个示例中，器件可以被放置在基板和屏蔽板之间(该屏蔽板实现在互连结构的中间导电层中)，同时对设置在屏蔽板上的电感几乎没有影响。从而可以通过利用衬底和电感之间的空间来显著地节省芯片面积，并且降低功耗。一些实施例的另一个优点是屏蔽板包括图案，该图案基于设置在屏蔽板之上和/或之下的器件而设计。这种屏蔽板可以有效地减少涡流，并且隔离与设置在屏蔽板的相对侧上的装置之间的电相互作用。一些实施例的另一个优点是，屏蔽板、隔离壁和/或放置在互连结构中的电路可以满足金属密度要求，从而消除对互连结构中的伪导电结构的需求。

虽然已经示出和描述了特定实施例，但是应当理解，所要求保护的实用新型并不限于优选实施例，并且对于本领域技术人员显而易见的是可以在不脱离所要求实用新型的精神和范围内进行各种改变和修改。因此，说明书和附图应被认为是说明性的而不是限制性的。所要求保护的实用新型旨在涵盖替代方案，修改方案和等效方案。