集成芯片封装结构的多芯片埋入式封装模块结构的制作方法

本实用新型涉及半导体封装领域，尤其涉及一种集成芯片封装结构的多芯片埋入式封装模块结构。

背景技术：

为迎合电子产品日益轻薄短小的发展趋势，滤波器与射频发射组件/接收组件需要被高度集成在有限面积的封装结构中，形成系统级封装 (SystemInPackage，SIP)结构，以减小硬件系统的尺寸。

对于系统级封装结构中的滤波器与射频前端模块封装整合技术，业内仍存在相当多的技术问题亟需解决，例如，滤波器的保护结构、多个芯片之间的连接结构、多个芯片的布局等等。

技术实现要素：

本实用新型的目的在于提供一种集成芯片封装结构的多芯片埋入式封装模块结构。

为实现上述实用新型目的之一，本实用新型一实施方式提供一种集成芯片封装结构的多芯片埋入式封装模块结构，包括：

封装基板，具有相对设置的基板上表面及基板下表面，所述封装基板的一侧具有若干外部引脚；

功能芯片，设置于所述封装基板，所述功能芯片具有相对设置的第一上表面及第一下表面，且所述功能芯片具有若干第一电极；

芯片封装结构，设置于所述封装基板，所述芯片封装结构具有第一互连结构；

若干第二互连结构，用于导通若干第一电极、第一互连结构及若干外部引脚；

其中，所述封装基板具有容纳所述功能芯片的第一腔室及容纳所述芯片封装结构的第二腔室。

作为本实用新型一实施方式的进一步改进，所述芯片封装结构包括：

子封装基板，具有相对设置的子基板上表面及子基板下表面；

滤波器芯片，设置于所述子封装基板的上方，所述滤波器芯片具有相对设置的第二上表面及第二下表面，所述第二下表面与所述子基板上表面面对面设置，且所述滤波器芯片具有若干第二电极；

其中，所述第一互连结构连通所述第二电极，且所述芯片封装结构暴露出所述第一互连结构。

作为本实用新型一实施方式的进一步改进，所述芯片封装结构还包括围堰，所述围堰与所述第二下表面及所述子基板上表面配合而围设形成空腔。

作为本实用新型一实施方式的进一步改进，所述子封装基板具有若干通孔，所述围堰包括第一围堰及第二围堰，所述第一围堰位于所述通孔的内侧，所述第一围堰与所述第二下表面及所述子基板上表面配合而围设形成空腔，所述第二围堰位于所述通孔的外侧。

作为本实用新型一实施方式的进一步改进，所述第二围堰朝远离所述第一围堰的方向延伸直至所述第二围堰的外侧缘与所述子封装基板的外侧缘齐平。

作为本实用新型一实施方式的进一步改进，所述芯片封装结构还包括位于所述子封装基板远离所述子基板下表面的一侧的第一塑封层，所述第一塑封层同时包覆所述第二围堰暴露在外的上表面区域及所述滤波器芯片。

作为本实用新型一实施方式的进一步改进，所述子封装基板具有若干通孔，所述第二电极位于所述第二下表面，所述第一互连结构为金属层，所述金属层充填所述通孔内部区域并往所述子基板下表面方向延伸，且所述芯片封装结构还包括设置于所述子基板下表面且暴露出所述金属层的第一绝缘层。

作为本实用新型一实施方式的进一步改进，所述基板下表面的一侧具有若干外部引脚，所述第一电极位于所述第一下表面，所述第一互连结构位于所述芯片封装结构的下方，所述第二互连结构包括第一下重布线层，所述第一下重布线层连通所述第一互连结构、所述第一电极，且所述第一下重布线层往所述基板下表面方向延伸。

作为本实用新型一实施方式的进一步改进，所述多芯片埋入式封装模块结构还包括设置于所述基板下表面及所述第一下重布线层之间的第二绝缘层、包覆所述第二绝缘层及所述第一下重布线层的第三绝缘层、经过所述第三绝缘层的孔洞导通所述第一下重布线层并往所述第三绝缘层的下表面方向延伸的第二下重布线层以及包覆所述第三绝缘层及所述第二下重布线层的第四绝缘层，所述外部引脚连接所述第二下重布线层，且所述第四绝缘层暴露所述外部引脚。

作为本实用新型一实施方式的进一步改进，所述多芯片埋入式封装模块结构还包括位于所述封装基板远离所述基板下表面的一侧的第二塑封层，所述第二塑封层同时包覆所述芯片封装结构及所述功能芯片。

与现有技术相比，本实用新型的有益效果在于：本实用新型一实施方式利用封装技术将芯片封装结构及功能芯片封装于同一封装基板，可以实现多芯片的高度集成，提高封装基板的利用率，进而实现多芯片埋入式封装模块结构的小型化，另外，芯片封装结构可以是现成的切割好的封装芯片，即将封装完成的芯片直接装载至封装基板上，可以实现产业上的对接，而且，将封装完成的芯片直接与未封装的芯片集成，可以实现封装工艺的多样化。

附图说明

图1是本实用新型一示例的射频前端模块；

图2是本实用新型另一示例的射频前端模块；

图3是本实用新型一实施方式的多芯片埋入式封装模块结构的剖视图；

图4是本实用新型一实施方式的子封装基板上围堰的示意图；

图5是本实用新型一实施方式的多芯片埋入式封装模块结构的制作方法的步骤图；

图6a至图6x是本实用新型一实施方式的多芯片埋入式封装模块结构的制作方法的流程图。

具体实施方式

以下将结合附图所示的具体实施方式对本实用新型进行详细描述。但这些实施方式并不限制本实用新型，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本实用新型的保护范围内。

在本申请的各个图示中，为了便于图示，结构或部分的某些尺寸会相对于其它结构或部分夸大，因此，仅用于图示本申请的主题的基本结构。

另外，本文使用的例如“上”、“上方”、“下”、“下方”等表示空间相对位置的术语是出于便于说明的目的来描述如附图中所示的一个单元或特征相对于另一个单元或特征的关系。空间相对位置的术语可以旨在包括设备在使用或工作中除了图中所示方位以外的不同方位。例如，如果将图中的设备翻转，则被描述为位于其他单元或特征“下方”或“之下”的单元将位于其他单元或特征“上方”。因此，示例性术语“下方”可以囊括上方和下方这两种方位。设备可以以其他方式被定向(旋转90度或其他朝向)，并相应地解释本文使用的与空间相关的描述语。

参图1及图2，本实用新型一实施方式提供一种通用的射频前端模块，射频前端模块可用于手机、电脑等移动设备或者是其他电子设备中。

结合图1，在一示例中，射频前端模块包括功率放大器模块200(Power Amplifier Module，PAM)，功率放大器模块200包括依次电性连接的第一放大器单元201、第一RF开关单元202及第一RF滤波器单元203，第一放大器单元201为多模式-宽带宽的功率放大器单元。

实际操作中，第一放大器单元201用于接收其他部件输出的调制信号，经过功率放大器模块200的调制、放大及滤波操作后，由滤波器单元203输出。

结合图2，在另一示例中，射频前端模块包括接收分集模块300(Receive Diversity Module，RDM)，接收分集模块300包括依次电性连接的低噪音放大复用器301(LNA Multiplexer Module，LMM)、第二RF滤波器单元302 及RF天线开关单元303，其中，低噪音放大复用器301包括电性连接的第二放大器单元3011及第二RF开关单元3012，第二放大器单元3011为多模式- 宽带宽的低噪声放大器单元，第二RF开关单元3012的两端分别连接第二放大器单元3011及第二RF滤波器单元302。

实际操作中，信号经过天线共用器304分为高频信号及低频信号，这里，以高频信号为例，高频信号进入RF天线开关单元303，而后依次经过第二 RF滤波器单元302及低噪音放大复用器301的滤波、调制、放大操作后由第二放大器单元3011输出。

可以理解的，上述RF开关单元、滤波器单元、放大器单元等各个单元之间的电性连接可以通过封装工艺实现，即将RF开关芯片、放大器芯片、滤波器芯片等封装在一起而实现各项功能。

本实施方式以RF开关芯片、放大器芯片、滤波器芯片的封装结构、工艺为例做说明。

参图3，为本实用新型第一实施方式的集成芯片封装结构的多芯片埋入式封装模块结构100的剖视图。

多芯片埋入式封装模块结构100包括封装基板10、功能芯片20及芯片封装结构30。

封装基板10具有相对设置的基板上表面11及基板下表面12，封装基板 10的一侧具有若干外部引脚121。

这里，封装基板10为承载芯片的承载板，封装基板10可以是有机树脂制成的印刷电路板，也可以是玻璃基板或陶瓷基板等等。

外部引脚121可以是球栅阵列(Ball Grid Array，BGA)、焊盘等等，多芯片埋入式封装模块结构100通过外部引脚121可以与其他芯片或基板等实现电性连接，这里，外部引脚121以球栅阵列121为例，外部引脚121凸伸出多芯片埋入式封装模块结构100的下表面。

另外，这里以若干外部引脚121位于基板下表面12的一侧为例，但不以此为限，外部引脚121也可位于其他区域。

功能芯片20设置于封装基板10，功能芯片20具有相对设置的第一上表面21及第一下表面22，且功能芯片20具有若干第一电极221。

这里，以第一电极221位于第一下表面22为例，但不以此为限。

第一电极221朝远离第一上表面21的方向凸伸出第一下表面22，但不以此为限。

功能芯片20为放大器芯片或RF开关芯片，但不以此为限。

芯片封装结构30设置于封装基板10，芯片封装结构具有第一互连结构 51。

若干第二互连结构52用于导通若干第一电极221、第一互连结构51及若干外部引脚121。

这里，“若干第二互连结构52用于导通若干第一电极221、第一互连结构51及若干外部引脚121”是指第一电极221与第一互连结构51之间电性连接，第一电极221与外部引脚121之间电性连接，且第一互连结构51与外部引脚121之间电性连接，即实现芯片封装结构30与功能芯片20的互连，以及芯片封装结构30、功能芯片20与其他外部结构的互连。

本实施方式利用封装技术将芯片封装结构30及功能芯片20封装于同一封装基板10，可以实现多芯片的高度集成，提高封装基板10的利用率，进而实现多芯片埋入式封装模块结构100的小型化。

另外，芯片封装结构30可以是现成的切割好的封装芯片，即将封装完成的芯片直接装载至封装基板10上，可以实现产业上的对接，而且，将封装完成的芯片直接与未封装的芯片集成，可以实现封装工艺的多样化。

需要说明的是，本实施方式的多芯片埋入式封装模块结构100以一个芯片封装结构30及一个功能芯片20装载于封装基板10为例，可以理解的，在实际运用中，参考图1及图2，可以包含多个芯片封装结构30及多个功能芯片20，例如，芯片封装结构30的周围(包括上下前后左右三维方向)可电性连接有多个功能芯片20等。

在本实施方式中，封装基板10具有容纳功能芯片20的第一腔室101及容纳芯片封装结构30的第二腔室102。

第一腔室101及第二腔室102可以是贯穿封装基板10的贯穿孔，但不以此为限。

另外，本实施方式的芯片封装结构30与功能芯片20相互间隔分布。

具体的，功能芯片20位于封装基板10的第一腔室101内，且功能芯片20 的第一上表面21与基板上表面11齐平，且第一下表面22与基板下表面12齐平，即此时第一腔室101为贯穿孔，功能芯片20整个内嵌在腔室101内，且功能芯片20的厚度与封装基板10的厚度相等，但不以此为限。

芯片封装结构30位于封装基板10的第二腔室102内，且芯片封装结构30 的下端面与基板下表面12齐平，此时，芯片封装结构30部分设置于第二腔室 102中，但不以此为限。

功能芯片20及芯片封装结构30位于两个相互间隔的腔室中，功能芯片20 及芯片封装结构30之间互不重叠。

此时，功能芯片20及芯片封装结构30内嵌设置，使得多芯片埋入式封装模块结构100更加轻薄，而且，功能芯片20的第一上表面21的上方具有闲置空间，可于第一上表面21的上方设置至少一被动元件，被动元件例如为电阻、电容、电感、陶振、晶振、变压器等，从而提高第一上表面21上方闲置空间的利用率，且可进一步提高多芯片埋入式封装模块结构100的集成度。

在本实施方式中，芯片封装结构30包括子封装基板31及滤波器芯片32，及此时的芯片封装结构30的滤波器芯片封装结构。

子封装基板31具有相对设置的子基板上表面311及子基板下表面312；

滤波器芯片32设置于子封装基板31的上方，滤波器芯片32具有相对设置的第二上表面321及第二下表面322，第二下表面322与子基板上表面311面对面设置，且滤波器芯片32具有若干第二电极3221。

这里，以第二电极3221位于第二下表面322为例，但不以此为限。

第二电极3221朝远离第二上表面321的方向凸伸出第二下表面32，但不以此为限。

滤波器芯片32可以是表面声波滤波器芯片(Surface Acoustic Wave， SAW)或体积声波滤波器芯片(Bulk Acoustic Wave，BAW)，但不以此为限，滤波器芯片32表面的活性区域(Active Zone)需要在无外物接触或是覆盖情况下才能正常工作，也就是说，需要在滤波器芯片32的下方形成一空腔以保护该活性区域。

这里，第一互连结构51连通第二电极3221，且芯片封装结构30暴露出第一互连结构51。

具体的，芯片封装结构30还包括围堰40，围堰40与第二下表面322及子基板上表面311配合而围设形成空腔S，该空腔S对应滤波器芯片32表面的活性区域。

本实施方式通过设置围堰40形成空腔S，可以有效避免在封装结构制作过程中或是在封装结构使用过程中外界物质进入空腔S内部而影响滤波器芯片32 的正常使用，从而提高芯片封装结构30的整体性能。

在本实施方式中，子封装基板31具有若干通孔13，围堰40包括位于通孔 13内侧的第一围堰41及位于通孔13外侧的第二围堰42，第一围堰41与第二下表面322及子基板上表面311配合而围设形成空腔S。

这里，由于围堰40具有一定的高度，当围堰40的下表面面积过小时，可能会无法支撑该高度的围堰40，从而导致围堰40出现坍塌现象，本实施方式的围堰40包括位于若干通孔13内侧的第一围堰41及位于若干通孔13外侧的第二围堰42，围堰40具有足够大的下表面，提高了整个围堰40的稳定性；另外围堰40上表面可以和滤波器芯片32下表面空腔S区域外的滤波器芯片32下表面全部区域结合，进一步提高空腔S的成型稳定性。

结合图4，若干通孔13呈阵列分布于子基板上表面311，且相邻通孔13之间具有间隔，两列通孔13之间具有一空间，第一围堰41位于该空间内，即第一围堰41位于若干通孔13的内侧，第二围堰42位于该空间外，即第二围堰42 位于若干通孔13的外侧。

也就是说，若干通孔13围设形成的内轮廓连接第一围堰41，若干通孔13 围设形成的外轮廓连接第二围堰42。

需要说明的是，第一围堰41与第二围堰42之间可以是相互独立的，例如第一围堰41为第一环状结构，第一环状结构连接若干通孔13的内侧，第二围堰42为第二环状结构，第二环状结构连接若干通孔13的外侧。

当然，第一围堰41与第二围堰42之间也可以是相互连通的，此时，第一围堰41与第二围堰42之间通过第三围堰43实现互连，第三围堰43位于相邻的通孔13之间或者是其他区域，也就是说，此时的围堰40布满空腔S周缘，且围堰40布满通孔13周缘。

在本实施方式中，第二下表面322覆盖第一围堰41的上表面，且第二下表面322与第二围堰42的上表面部分重叠，子基板上表面311覆盖第一围堰41 的下表面及第二围堰42的下表面。

第二围堰42朝远离第一围堰41的方向延伸直至第二围堰42的外侧缘与子封装基板31的外侧缘齐平。

也就是说，此时，除了空腔S及通孔13覆盖的区域外，子基板上表面311 的其他区域均布设有围堰40。

围堰40由光敏感的绝缘材料制成，但不以此为限。

在本实施方式中，芯片封装结构30还包括同时包覆第二围堰42暴露在外的上表面区域及滤波器芯片30的第一塑封层60，且第一塑封层60位于子封装基板31远离子基板下表面312的一侧。

也就是说，此时第一塑封层60位于第二围堰42的上方，第一塑封层60 包覆滤波器芯片32周围所有的开放区域。

第一塑封层60可以是EMC(Epoxy Molding Compound)塑封层，由于本实施方式利用围堰40可以阻挡外界物质进入空腔S，无需考虑第一塑封层 60是否会因为材料问题而影响空腔S内的保护区域，因此，第一塑封层60 材料的选择范围大大扩大，进而可以规避特定塑封材料的选择、大幅扩宽塑封制程工艺窗口以及有效降低成本。

在本实施方式中，滤波器芯片32的第二电极3221位于第二下表面322，第二电极3221对应通孔13设置，第一互连结构51为金属层51，金属层51充填通孔13内部区域并往子基板下表面312方向延伸，且芯片封装结构30还包括设置于子基板下表面312且暴露出金属层51的第一绝缘层70。

金属层51的上表面连接第二电极3221，而后金属层51填满通孔13并朝向子基板下表面12方向延伸，金属层51的上表面与第二电极3221的下表面相互匹配并电性连接。

也就是说，此时第二电极3221的外轮廓与通孔13上方开口的轮廓相互匹配，金属层51连接第二电极3221并填满通孔13之后，围堰40实质是环绕金属层51设置。

这里，直接通过金属层51实现与第二电极3221的电性连接，其优势在于：金属层51的结构简单，可以有效降低封装工艺的难度，提高效率。

金属层51为铜层。

也就是说，芯片封装结构30为上方被第一塑封层60包覆且下方暴露出用于外连的金属层51的结构。

在本实施方式中，封装基板10的基板下表面12的一侧具有若干外部引脚 121，功能芯片20的第一电极221位于第一下表面22，第一互连结构51位于芯片封装结构30的下方，第二互连结构52包括第一下重布线层521，第一下重布线层521连通第一互连结构51(即芯片封装结构30暴露在外的金属层51)、第一电极221，且第一下重布线层521往基板下表面22方向延伸。

多芯片埋入式封装模块结构100还包括设置于基板下表面12及第一下重布线层521之间的第二绝缘层71、包覆第二绝缘层71及第一下重布线层521的第三绝缘层72、经过第三绝缘层72的孔洞导通第一下重布线层521并往第三绝缘层72的下表面方向延伸的第二下重布线层522以及包覆第三绝缘层72及第二下重布线层522的第四绝缘层73，外部引脚121连接第二下重布线层522，且第四绝缘层73暴露外部引脚121。

这里，第一下重布线层521及第二下重布线层522均为铜层。

也就是说，本实施方式采用简洁的重布线(RDL)方案实现了第一电极221、第二电极3221及外部引脚121之间的电性连接，工艺稳定且可靠性高。

重布线的金属线材料是铜(即第一下重布线层521及第二下重布线层522 均为铜层)，重布线铜与芯片电极(包括第一电极221及第二电极3221)之间可以设置增强重布线铜和芯片电极相互附着力的金属或合金薄膜，该金属或者合金材料可以是镍，钛，镍铬，钛钨等。

封装基板10、第一下重布线层521及第二下重布线层522之间夹设有第二绝缘层71、第三绝缘层72及第四绝缘层73，从而实现各个部件之间的电气隔绝。

可以理解的，重布线方案中的电镀层不以上述的两层(第一下重布线层521 及第二下重布线层522)为限，可以根据实际情况而定。

在本实施方式中，多芯片埋入式封装模块结构100还包括位于封装基板10 远离基板下表面12的一侧的第二塑封层61，第二塑封层61同时包覆基板上表面11、芯片封装结构30及功能芯片20，且第二塑封层61填充功能芯片20与第一腔室101之间的第一间隙以及芯片封装结构30与第二腔室102之间的第二间隙。

同样的，第二塑封层61也可以是EMC塑封层，由于本实施方式利用围堰 40可以阻挡外界物质进入空腔S，无需考虑第二塑封层61是否会因为材料问题而影响空腔S内的保护区域，因此，第二塑封层61材料的选择范围大大扩大，进而可以规避特定塑封材料的选择、大幅扩宽塑封制程工艺窗口以及有效降低成本。

本实用新型一实施方式还提供一种多芯片埋入式封装模块结构100的制作方法，结合前述多芯片埋入式封装模块结构100的说明及图5、图6a至图6x，制作方法包括步骤：

S1：参图6a，提供封装基板10，其具有相对设置的基板上表面11及基板下表面12；

步骤S1具体如下：

参图6a，提供封装基板10，其具有相对设置的基板上表面11及基板下表面 12；

参图6b，于封装基板10形成第一腔室101及第二腔室102。

S2：参图6c，提供功能芯片20，功能芯片20具有相对设置的第一上表面 21及第一下表面22，且功能芯片20具有若干第一电极221,第一电极221位于第二下表面32；

S3：参图6d-1至图6d-13，提供芯片封装结构30，芯片封装结构30具有第一互连结构51；

步骤S3具体如下：

参图6d-1，提供子封装基板31，其具有相对设置的子基板上表面311及子基板下表面312；

参图6d-2，于子封装基板31上形成若干通孔13；

参图6d-3，于子基板上表面311布设光敏感绝缘膜80；

参图6d-4，曝光和显影形成围堰40，围堰40包括位于通孔13内侧的第一围堰41及位于通孔13外侧的第二围堰42；

需要说明的是，围堰40可以包括连接第一围堰41及第二围堰42的第三围堰43，也就是说，此时在子基板上表面311除去对应空腔S、通孔13的区域外的其他表面区域均形成围堰40。

另外，由于独立的子封装基板31可以由晶圆级的大基板分割形成，成型围堰40时，可以在大基板上直接成型多个围堰40，而后再进行大基板的分割而得到具有单个围堰40的单个子封装基板31，如此，可大大提高封装效率，当然，围堰40也可成型在滤波器芯片32上。

参图6d-5，提供滤波器芯片32，滤波器芯片32具有相对设置的第二上表面 321及第二下表面322，且第二下表面322具有若干第二电极3221；

参图6d-6，将滤波器芯片32装载至子封装基板31，第二下表面322与子基板上表面311面对面设置，且第一围堰41与第二下表面322及子基板上表面311 配合而围设形成空腔S；

参图6d-7，于子封装基板31远离子基板下表面312的一侧形成第一塑封层 60，第一塑封层60同时包覆第二围堰42暴露在外的上表面区域及滤波器芯片 32，第二电极3221对准通孔13；

参图6d-8至图6d-11，于通孔13内部及子基板下表面312的下方形成金属层51，金属层51导通第二电极3221；

具体如下：

参图6d-8，于子基板下表面312形成第一光刻胶层81；

参图6d-9，于第一光刻胶层81曝光和显影形成若干第一开孔811，第一开孔811暴露出第二电极3221、通孔13及子基板下表面312；

参图6d-10，于通孔13内部、第一开孔811内部及暴露在外的子基板下表面312形成金属层51；

参图6d-11，去除第一光刻胶层81。

参图6d-12及图6d-13，于子基板下表面312形成第一绝缘层70，第一绝缘层70暴露出金属层51；

具体如下：

参图6d-12，于子基板下表面312形成第一绝缘层70；

参图6d-13，于第一绝缘层70曝光和显影形成若干第一孔洞701，第一孔洞 701暴露出金属层51。

S4：参图6e，将功能芯片20及芯片封装结构30装载至封装基板10；

S5：参图6f至图6u，形成第二互连结构52以导通若干第一电极221、第一互连结构51；

S6：参图6v至图6x，于第二互连结构52处形成外部引脚121。

步骤S4、S5、S6具体如下：

参图6e，提供一临时贴合板90；

参图6f，将基板下表面12与临时贴合板90贴合；

参图6g，将功能芯片20装载至第一腔室101，第一电极221位于第一下表面22，且基板下表面12暴露出第一电极221,并将芯片封装结构30装载至第二腔室102，基板下表面12暴露出第一互连结构51，即暴露出金属层51；

参图6h，于封装基板10远离基板下表面12的一侧形成第二塑封层61，第二塑封层61同时包覆基板上表面11、芯片封装结构30及功能芯片20，且第二塑封层填充功能芯片20与第一腔室101之间的第一间隙以及芯片封装结构30 与第二腔室102之间的第二间隙；

参图6i，去除临时贴合板90；

参图6j，于基板下表面12形成第二绝缘层71；

参图6k至图6o，于第二绝缘层71的下方形成经过第二绝缘层71上的孔洞导通金属层51的第一下重布线层521；

具体如下：

参图6k，于第二绝缘层71曝光和显影形成若干第二孔洞711，第二孔洞711 暴露出第一互连结构51及第一电极221；

参图6l，于第二绝缘层71的下方形成第二光刻胶层82；

参图6m，于第二光刻胶层82曝光和显影形成若干第二开孔821，第二开孔 821暴露出第二孔洞711及第二绝缘层71；

参图6n，于第二孔洞711内部及暴露在外的第二绝缘层71上形成第一下重布线层521；

参图6o，去除第二光刻胶层82。

参图6p，于第二绝缘层71及第一下重布线层521的下方形成第三绝缘层 72；

参图6q至图6u，于第三绝缘层72的下方形成经过第三绝缘层72上的孔洞导通第一下重布线层521的第二下重布线层522；

具体如下：

参图6q，于第三绝缘层72曝光和显影形成若干第三孔洞721，第三孔洞721 暴露出第一下重布线层521；

参图6r，于第三绝缘层72的下方形成第三光刻胶层83；

参图6s，于第三光刻胶层83曝光和显影形成若干第三开孔831，第三开孔 831暴露出第三孔洞721及第三绝缘层72；

参图6t，于第三孔洞721内部及暴露在外的第三绝缘层72上形成第二下重布线层522；

参图6u，去除第三光刻胶层83。

参图6v及图6w，形成包覆第三绝缘层72及第二下重布线层522的第四绝缘层73，第四绝缘层73暴露出第二下重布线层522；

具体如下：

参图6v，于第三绝缘层72及第二下重布线层522的下方形成第四绝缘层 73；

参图6w，于第四绝缘层73曝光和显影形成若干第四孔洞731，第四孔洞 731暴露出第二下重布线层522。

参图6x，于暴露在外的第二下重布线层522形成球栅阵列121，即于若干第四孔洞731内形成球栅阵列121。

本实施方式的多芯片埋入式封装模块结构100的制作方法的其他说明可以参考上述多芯片埋入式封装模块结构100的说明，在此不再赘述。

本实用新型的围堰40位于通孔13的内侧及外侧，且第二围堰42的外侧缘与子封装基板31的外侧缘齐平，在其他实施方式中，围堰40也可位于通孔13 的内侧，或者，第二围堰42的外侧缘与滤波器芯片32的外侧缘齐平，又或者，第二围堰42的外侧缘位于滤波器芯片32的外侧缘及子封装基板31的外侧缘之间等等。

综上，本实施方式通过设置围堰40形成空腔S，可以有效避免在封装结构制作过程中或是在封装结构使用过程中外界物质进入空腔S内部而影响滤波器芯片32的正常使用，从而提高芯片封装结构30的整体性能。

另外，本实施方式利用封装技术将芯片封装结构30及功能芯片20封装于同一封装基板10，可以实现多芯片的高度集成，提高封装基板10的利用率，进而实现多芯片埋入式封装模块结构100的小型化。

而且，芯片封装结构30可以是现成的切割好的封装芯片，即将封装完成的芯片直接装载至封装基板10上，可以实现产业上的对接，而且，将封装完成的芯片直接与未封装的芯片集成，可以实现封装工艺的多样化。

应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

上文所列出的一系列的详细说明仅仅是针对本实用新型的可行性实施方式的具体说明，它们并非用以限制本实用新型的保护范围，凡未脱离本实用新型技艺精神所作的等效实施方式或变更均应包含在本实用新型的保护范围之内。