具有改善栅极漏电流的半导体器件的制作方法

本发明是关于一种半导体器件及其制造方法，特别是关于一种具有iii-v族层、二维电子气、导体结构、及金属层的半导体器件。

背景技术：

gan开关功率晶体管能实现新一代小型高效功率变换器。这些器件的高开关速度能提高转换频率，得以实现在减小体积和重量的同时保持、甚至提高总效率。由于gan/algan材料的物理性质，能在小的半导体面积上同时实现高击穿电压和高电流水平，故这些材料性质转化为高功率水平时的高开关频率。然而，很多不同的物理效应限制了gan器件的耐压性能。在很多情况下，最大的允许工作电压受到过大的栅极漏电流的限制，栅极漏电流是指由栅极金属，沿经掺杂氮化物半导体层的侧壁及第一氮化物半导体层与钝化层之界面泄漏至源极及/或漏极之电流，过大的栅极漏电流可能抑制组件的工作电压。

因此，gan开关功率晶体管领域中，存在改良栅极漏电流特性的需求。

技术实现要素：

以下概括说明本发明的基本特点，以便基本理解本发明的一些面向。

第一代半导体材料为具有间接能隙的元素型半导体，例如硅或锗。第二代半导体材料以iii族砷化物(例如：砷化镓(gaas))化合物半导体材料为代表，彼等具有直接能隙，可发光但有一定的波长限制，且具有高污染性。第三代半导体则是指以iii族氮化物(例如：氮化镓(gan))、碳化硅(sic)、金刚石；氧化锌(zno)为代表的宽禁带半导体材料。

近年來随着无线通信市场的发展，如军用雷达系统、个人行动电话与基地台等，使得毫米波晶体管日趋重要，其中以iii族氮化物材料所制成之诸如algan/gan高电子迁移率晶体管(highelectronmobilitytransistors)一直是热门研究课题，氮化镓具有宽能带(widebandgap)、高崩溃电压(highbreakdownvoltage)、高峰值电子速率(highpeakelectronvelocity)、高电子饱和速率(highelectronsaturationvelocity)、键结力与热稳定性佳，因此氮化镓有机会成为下一世代功率器件的主要材料。

相较于第一代半导体材料硅(si)及第二代半导体材料砷化镓(gaas)，第三代半导体具有大禁带宽度、高击穿电场、大热导率、高电子饱和漂移速度、小介电常数等独特的性能，使彼等在光电器件、电力电子、射频(rf)和微波功率放大器、激光器和探测器件等方面展现出巨大的潜力。

基于第三代半导体的组件可包括高电子迁移率晶体管(hemt)，又称为异质结场效应晶体管(hfet)或调制掺杂场效应晶体管(modfet)—般利用两种不同禁带宽度的材料所形成的结，例如异质结替代掺杂区作为沟道。高电子迁移率晶体管得益于异质结构，利用异质结产生的高迁移率电子，此异质结可由例如非经故意掺杂的宽禁带层(例如，algan层)及非经故意掺杂的窄禁带层(例如，gan层)所形成。

在algan/gan材料体系中，由于极强的自发极化和压电极化效应，非经故意地掺杂也可以形成高浓度的电子沟道。在这种情况下，由于沟道中没有施主杂质导致的散射，电子可以高速移动，获得很高的电子迁移率。最终结果是异质结构中产生了一高浓度高迁移率的电子薄层，从而导致很低的沟道电阻率。这就是通称的二维电子气(2deg)。在场效应晶体管(fet)中，通过在栅电极上施加偏压来改变这一层的电导，从而完成晶体管的工作，这是第二代半导体材料(如砷化镓)没有的优点。

因此，氮化镓可以作成hemt，hemt因为具有更低的杂质散射与晶格散射，故比mesfet具更佳的载子浓度与电子迁移率，故氮化镓材料极适合应用于hemt并应用于高频、高功率或微波用途上。

对高频、高功率的组件來說须具备高崩溃电压与高电子速度的特性，从功率放大器的观点來看，第三代半导体hemts比第二代半导体hemts具更佳之功率密度，使其以更小尺寸符合需求。

algan/ganhemt是最常见的异质结高迁移率晶体管。其可利用mocvd或者mbe在衬底材料(比如蓝宝石、硅(111)、碳化硅)上外延生长gan以及algan及其相关结构来提供algan/ganhemt制备所需的材料。

gan能隙高达3.39电子伏特，連带崩溃电压亦达到3.3mv/cm，就这二点來看能提高其防止电子脉冲袭击的可能性，亦能使其在高温环境中正常工作。

于碳化硅或蓝宝石衬底上成长氮化镓的工艺已非常成熟，所成长的氮化镓具有较佳的结晶品质，表面缺陷密度较低。然而碳化硅或蓝宝石衬底成本较高且加工困难，导致基于碳化硅或蓝宝石衬底的半导体器件难以大量生产或降低制造成本。基于前述缺点，硅基氮化镓(gan-on-si)为近年工艺发展的发展趋势，硅衬底不仅具备成本优势，硅基氮化镓亦可与现代硅半导体制程相容。惟，由于氮化镓与硅在热膨胀系数上之差异高达34％，从而在晶膜成长时或室温下导致外延膜破裂或硅衬底弯曲变形。由于外延膜的结晶品质不佳，导致外延膜的表面缺陷密度高，因此纵使该等表面缺陷经钝化处理后，硅基氮化镓hemt在栅极工作电压为5至6v时，会产生10^-12a/mm到10^-8a/mm左右的漏电流，然已发现，当硅基氮化镓hemt用于例如比较器或振荡器等电路上时，10^-12至10^-8a/mm左右的栅极漏电流仍会造成在6-8v的操作电压下的提前击穿，以及10watt左右的系统功耗，从而降低系统效率达约5％，如此系统效率的降低不符合业界标准，在开关应用上会导致例如操作异常及效率不佳等严重问题。因此所属技术领域中存在迫切降低栅极漏电流之需求。

另外，已知漏电流大小主要与衬底上所成长的外延膜的质量相关，在同一衬底上不同晶粒(die)或是在同一集成电路的不同开关组件部分通常具有大致相同的栅极漏电流。此外，由于栅极漏电流又可再细分为栅极至源极的漏电流(jgs)与栅极至漏极的漏电流(jgd)，在习知具有对称栅极结构的器件中，jgs与jgd的大小近似。已发现当hemt应用于obc车载充电器(onboardcharger,obc)中的降压电路(buckcircuit)上管时，通常希望最小化jgd以改善充电过程中cgd的功耗；另一方面，当hemt应用于适配器中的llc谐振变换器时，通常希望最小化jgs以优化对cgs的充电时间，进而改善电路的延迟。基于此，本领域中存在①于同一晶圆上调变不同晶粒漏电流大小的需求；②于同一集成电路中调变不同开关部分漏电流大小的需求；或③在hemt器件中独立调变jgs与jgd的大小之需求。

在各种实施态样中，本发明提供了经精密设计的hemt的栅极结构，该等栅极结构有效的改善hemt器件的栅极漏电流特性，从而达成前述改善栅极漏电流之需求，可独立地调变各晶粒或开关部分漏电流大小之要求，或可独立地调变jgs与jgd的大小之要求。

本发明的一些实施例提供一种半导体器件，包含：衬底；第一氮化物半导体层，位于衬底上方；第二氮化物半导体层，位于第一氮化物半导体层上方且具有大于第一氮化物半导体者的能隙(energybandgap)；源极接触及漏极接触，位于第二氮化物半导体层上方；及经掺杂第三氮化物半导体层，位于第二氮化物半导体层上方及漏极接触和源极接触之间，经掺杂第三氮化物半导体层具有邻近源极接触的第一侧壁﹑邻近漏极接触的第二侧壁，及在大体上平行于第一氮化物半导体层及第二氮化物半导体层介面的方向上，位于第一侧壁及第二侧壁之间的第三侧壁；及栅电极，位于经掺杂第三氮化物半导体层上方。

本发明另一些实施例提供一种半导体器件，包含：衬底；第一氮化物半导体层，位于衬底上方；第二氮化物半导体层，位于第一氮化物半导体层上方且具有大于第一氮化物半导体者的能隙(energybandgap)；及源极接触及漏极接触，位于第二氮化物半导体层上方；及经掺杂第三氮化物半导体层，位于第二氮化物半导体层上方及漏极接触和源极接触之间；及栅电极，位于经掺杂第三氮化物半导体层上方；其中经掺杂第三氮化物半导体层具有与栅电极直接接触的第一表面、与第二氮化物半导体层直接接触的第二表面、及在大体上垂直于第一氮化物半导体层及第二氮化物半导体层界面的方向上，位于第一表面及第二表面之间的第三表面，第三表面在大体上平行于第一氮化物半导体层及第二氮化物半导体层界面的方向上延伸。

本发明再一些实施例提供一种半导体器件，包含：衬底；第一氮化物半导体层，位于衬底上方；第二氮化物半导体层，位于第一氮化物半导体层上方且具有大于第一氮化物半导体者的能隙(energybandgap)；及源极接触及漏极接触，位于第二氮化物半导体层上方；经掺杂第三氮化物半导体层，位于第二氮化物半导体层上方及漏极接触和源极接触之间；及栅电极，位于经掺杂第三氮化物半导体层上方；其中在大体上平行于第一氮化物半导体层及第二氮化物半导体层界面的方向上，经掺杂第三氮化物半导体层具有至少一个沿该方向延伸的突出部。

出乎意料地，本发明经精密设计的栅极结构，不仅可有效地改善hemt器件的栅极漏电流现象，栅极至源极的漏电流(jgs)与栅极至漏极的漏电流(jgd)大小甚至可以视需求分别调整。

附图说明

当结合附图阅读时，从以下具体实施方式容易理解本发明的各方面。应注意，各个特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。

图1(a)所示者为包含本发明之栅极结构的hemt器件；

图1(b)所示者为图1(a)中虚线框内栅极结构中，栅电极及经掺杂氮化物半导体层的某一态样及配置；

图1(c)所示者为图1(a)中虚线框内栅极结构中，栅电极及经掺杂氮化物半导体层的某一态样及配置；

图1(d)所示者为图1(a)中虚线框内栅极结构中，栅电极及经掺杂氮化物半导体层的某一态样及配置；

图1(e)所示者为图1(a)中虚线框内栅极结构中，栅电极及经掺杂氮化物半导体层的某一态样及配置，其为图1(b)结构的进一步改良；

图1(f)所示者为图1(e)中虚线框内，经掺杂氮化物半导体层邻近源极侧壁及邻近漏极侧壁的放大图；

图1(g)所示者为图1(a)中虚线框内栅极结构中，栅电极及经掺杂氮化物半导体层的某一态样及配置，其为图1(b)结构的进一步改良；

图1(h)所示者为图1(a)中虚线框内栅极结构中，栅电极及经掺杂氮化物半导体层的某一态样及配置，其为图1(b)结构的进一步改良；

图1(i)所示者为图1(a)中虚线框内栅极结构中，栅电极及经掺杂氮化物半导体层的某一态样及配置，其为图1(b)结构的进一步改良；

图1(j)所示者为图1(a)中虚线框内栅极结构中，栅电极及经掺杂氮化物半导体层的某一态样及配置，其为图1(i)结构的进一步改良；

图1(k)所示者为图1(a)中虚线框内栅极结构中，栅电极及经掺杂氮化物半导体层的某一态样及配置，其为图1(b)结构的进一步改良；

图1(l)所示者为图1(a)中虚线框内栅极结构中，栅电极及经掺杂氮化物半导体层的某一态样及配置，其为图1(k)结构的进一步改良；

图2(a)-(h)所示者为制造根据本发明之某些实施例的hemt器件1b之若干操作；

图3所示者为包含不具突出部且为对称结构的经掺杂氮化物半导体层的一般hemt器件1c；

图4所示者hemt器件1b及hemt器件1c的igon-vgs特性曲线；。

图5(a)-(g)所示者为制造根据本发明之某些实施例的hemt器件1d之若干操作；

图6(a)-(l)所示者为制造根据本发明之某些实施例的hemt器件1e之若干操作。

具体实施方式

为使图示清晰且简明，除非另外规定，否则不同图中的相同参考标号指示相同的组件。此外，为使描述简单，可省略公知步骤和组件的描述和细节。尽管器件在本文中可以被描述为某些n沟道或p沟道器件或者某些n型或p型掺杂，經戮力研究後發現，本发明亦可應用於互补器件。词语“大体上”或“基本上”的使用意指组件的值具有预期接近陈述值或位置的参数。然而，如本领域所熟知，始终存在妨碍值或位置确切地为陈述值或位置的微小差异。本领域公认的是，最多达至少百分之十(10％)(并且对于包括半导体掺杂浓度的一些组件，甚至至百分之二十(20％))的偏差是与确切如所述的理想目标相差的合理偏差。权利要求书和/或具体实施方式中的术语“第一”、“第二”、“第三”等(如用在组件名称的一部分中)用于区分类似组件，并且不一定描述时间上、空间上、等级上或任何其他方式的顺序。应当理解，如此使用的术语在适当情况下可互换，并且本文所述的实施方案能够以除本文所述或举例说明外的其他顺序来操作。提到“一些实施方案”，意味着结合该实施方案描述的特定的特征、结构或特性包含在本发明的至少一个实施方案中。因此，在本说明书通篇内的不同位置出现的短语“在一些实施方案中”，不一定都指同一个实施方案，但在某些情况下，有可能指同一个实施方案。此外，如本领域的普通技术人员所清楚的，在一个或多个实施方案中，具体特征、结构或特性可以任何合适的方式结合。

于本文中，所称「法线方向」是指hemt器件的第一氮化物半导体层与第二氮化物半导体层接口的法线方向；在一些情况下，「法线方向」亦可为hemt器件的二维电子气体的流动方向的法线方向；在一些情况下，「法线方向」亦可为外延层的堆叠方向。所称「切线方向」是指hemt器件的第一氮化物半导体层与第二氮化物半导体层接口的切线方向，在一些情况下，「切线方向」亦可为hemt器件的二维电子气体流动方向的切线方向，在一些情况下，「切线方向」亦指沿hemt器件源极接触及漏极接触连线的方向。

以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些只是实例且并不意欲为限制性的。在本申请中，在以下描述中对第一特征形成在第二特征上或上方的叙述可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本申请可以在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。

下文详细论述本发明的实施例。然而，应了解，本发明提供的许多适用概念可实施在多种具体环境中。所论述的具体实施例仅仅是说明性的且并不限制本发明的范围。

图1(a)所示者为根据本发明一些实施方案的hemt器件1a，该结构大体上沿源极接触6及漏极接触7连线的切面所绘制，其中x方向为本文中的切线方向；y方向为本文中的法线方向。

一般hemt器件是建构在衬底2上，于衬底2布置有氮化物半导体层4及氮化物半导体层5，氮化物半导体层5和氮化物半导体层4经配置，以沿着氮化物半导体层4与氮化物半导体层5之间的界面，且在氮化物半导体层4中形成二维电子气体(2deg)41，故氮化物半导体层4可视为hemt器件的沟道层，氮化物半导体层5可视为hemt器件的势垒层。在氮化物半导体层5上另布置有源极接触6、栅极结构80、及漏极接触7，栅极结构80大体上沿切线方向上，位于源极接触6及漏极接触7之间，且包括经掺杂氮化物半导体层8及栅电极9。

衬底2可包括，例如但不限于，硅(si)、经掺杂硅(dopedsi)、氮化镓、氧化锌、碳化硅(sic)、硅化锗(sige)、砷化镓(gaas)、蓝宝石(sapphire)、绝缘层上覆硅(silicononinsulator，soi)或其他适合之材料，优选者为硅。衬底2还可包括经掺杂的区域(图中未标示)，例如p阱(p-well)及/或n阱(n-well)等。衬底2具有一有源面(activelayer)及与有源面相对的背面，有源面上方可形成集成电路。

如前所述，现有技术状态的栅极漏电流仍无法满足在例如比较器或振荡器等电路上高栅极击穿电压、低系统功耗之需求，发明人已发现，可透过本发明改良经掺杂氮化物半导体层邻近源极或漏极侧壁几何轮廓的技术手段，即得以达成改善栅极漏电流现象的效果，进而实现减小栅极漏电流，降低系统功耗；提高栅极击穿电压，改善器件可靠性的目的。

此外，栅极与漏极之间的漏电流jgd决定了cgd的功耗。本申请的发明人已意料之外的发现，jgd之大小可透过精密设计栅极结构80之几何轮廓而调变。发明人已发现，如若受限于制程技术，在总栅极漏电流无法进一步降低的情况下，可透过本发明改变栅极结构对称性的技术手段，而调整jgd与jsd之间的比例，从而达成增加jgs、降低jgd而减少cgd之效果，进而实现改善cgd功耗的目的。

另一方面，栅极与源极之间的漏电流jgs决定了cgs的充电时间，因此，如若受限于制程技术，在总栅极漏电流无法进一步降低的情况下，可透过本发明改变栅极结构对称性的技术手段，而调整jgd与jsd之间的比例，从而达成增加jgd、降低jgs而减少cgs的充电时间之效果，进而实现改善电路延迟的目的。

因此，在大体上沿源极接触6及漏极接触7连线的切面上，相较于经掺杂氮化物半导体层的几何中心83，经掺杂氮化物半导体层大体上可具有非镜面对称的形状。在大体上沿源极接触6及漏极接触7连线的切面上，相较于经掺杂氮化物半导体层的几何中心83，经掺杂氮化物半导体层大体上可具有非镜面对称的形状。

氮化物半导体层4因为在栅电极9下方已产生实际的信道(电子信道区域)，在栅电极9为零偏压状态下预设是开启(on)状态，这样的器件又可称为空乏型(depletionmode)器件。

与空乏型器件相对的为增强型(enhancementmode)器件。增强型器件在当栅电极9为零偏压状态下预设是关闭(off)状态。如欲形成增强型器件，则必须在栅电极9与氮化物半导体层5之间设置经掺杂氮化物半导体层8，以空乏或移除部分的二维电子气41。

经掺杂氮化物半导体层8可与氮化物半导体层4形成pn接面，其是用于空乏二维电子气41。由于pn接面空乏二维电子气41，当栅电极9为零偏压状态下，没有电流通过hemt器件1a，即hemt器件1a之阈值电压为正值。经掺杂氮化物半导体层8可有助于减少漏电流(leakagecurrent)，并且提高阈值电压。

栅电极9可做为停止层或保护层以保护经掺杂氮化物半导体层8的整个顶表面(topsurface)，使得经掺杂氮化物半导体层8的表面不会因为移除操作(例如蚀刻)而产生突起与凹陷(或相对不平坦之表面)。

图1(b)至1(l)所示者为图1(a)虚线框内栅极结构80的一个或多个实施方案：

如图1(b)所示，本发明的栅极结构80可包含经掺杂氮化物半导体层8及栅电极9，经掺杂氮化物半导体层8可具有表面84及表面85。表面84可包含与栅电极电性连接的部分84a，和邻接部分84a的部分84b及部分84c。经掺杂氮化物半导体层8的部分84a可接触栅电极9。部分84b及部分84c可直接接触hemt器件的钝化层(图1(a)至1(l)中未标示)。表面85可接触氮化物半导体层5。在大体上沿切线方向上，栅电极9的几何中心93可与表面84的几何中心84d对准。在大体上沿切线方向上，栅电极9的几何中心93可与表面84部分84a的几何中心84d对准。

经掺杂氮化物半导体层8在邻近源极接触6处具有一突出部，且此突出部沿切线方向朝源极接触6延伸，故经掺杂氮化物半导体层8之侧壁81形成一阶阶梯状的轮廓线，其依次包含侧壁81a、表面86及侧壁81b等界面。在此态样中，经掺杂氮化物半导体层8具有邻近源极接触6的侧壁81a及邻近漏极接触7的侧壁82，及在大体上沿切线方向上，位于侧壁81a及侧壁82之间的侧壁81b，且在大体上沿切线方向上，侧壁81b位于侧壁81a与栅电极9之间。经掺杂氮化物半导体层8在大体上沿法线方向上，可具有位于表面84及表面85之间的表面86，表面86在大体上平行于切线方向上可位于栅电极9与源极接触6之间，且朝源极接触6延伸。

由于经掺杂氮化物半导体层8仅在邻近源极接触6处具有突出部，因此，在大体上沿源极接触6及漏极接触7连线的切面上，经掺杂氮化物半导体层8，相较于其几何中心83，为非镜面对称的结构。在此态样中，栅极与源极之间的漏电流jgs小于栅极与漏极之间的漏电流jgd。

在大体上沿法线方向上，侧壁81b与侧壁81a的高度比可为0.5至2，例如但不限于：0.5、0.6、0.7、0.8、0.9、1、1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9或2。

在大体上沿切线方向上，栅电极9到侧壁81a的最短距离与栅电极9到侧壁82的最短距离比可大于1，例如但不限于：1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9、2、2.1、2.2、2.3、2.4或2.5；栅电极9到侧壁81a的最短距离与栅电极9到侧壁82的最短距离比可不超过4，例如但不限于：4、3.9、3.8、3.7、3.6、3.5、3.4、3.3、3.2、3.1、3、2.9、2.8、2.7、2.6、或2.5。

在切线方向上，表面86的宽度比与表面84的宽度比可为0.05至0.2，例如但不限于：0.05、0.06、0.07、0.08、0.09、0.1、0.11、0.12、0.13、0.14、0.15、0.16、0.17、0.18、0.19或0.2。

在切线方向上，表面86的宽度比与表面85的宽度比可为0.02至0.15，例如但不限于：0.02、0.03、0.04、0.05、0.06、0.07、0.08、0.09、0.1、0.11、0.12、0.13、0.14、或0.15。

经掺杂氮化物半导体层8的侧壁81a可直接接触钝化层。经掺杂氮化物半导体层8的侧壁82可直接接触钝化层。经掺杂氮化物半导体层8的侧壁81b可直接接触钝化层。经掺杂氮化物半导体层8的表面86可直接接触钝化层。

若存在经掺杂氮化物半导体层8的表面84的部分84b，其可直接接触钝化层。若存在经掺杂氮化物半导体层8的表面84的部分84c，其可直接接触钝化层。

图1(c)所示之栅极结构80大体上相同于图1(b)者，差异之处在于，经掺杂氮化物半导体层8的突出部是位于邻近漏极接触7处，而非邻近源极接触6处，且此突出部沿切线方向朝漏极接触7延伸，故经掺杂氮化物半导体层8之侧壁82形成一阶阶梯状的轮廓线，其依次包含侧壁82a、表面87及侧壁82b等界面。在此态样中，经掺杂氮化物半导体层8具有邻近漏极接触7的侧壁81及邻近漏极接触的侧壁82a，及在大体上沿切线方向上，位于侧壁81及侧壁82a之间的侧壁82b，且在大体上沿切线方向上，侧壁82b位于与栅电极9与侧壁82a之间。经掺杂氮化物半导体层8在大体上沿法线方向上，具有位于表面84及表面85之间的表面87，表面87在大体上平行于切线方向上位于栅电极9与漏极接触7之间，且朝漏极接触7延伸。

由于经掺杂氮化物半导体层8仅在邻近漏极接触7处具有突出部，因此，在大体上沿源极接触6及漏极接触7连线的切面上，经掺杂氮化物半导体层8，相较于其几何中心83，为非镜面对称的结构。在此态样中，栅极与漏极之间的漏电流jgd小于栅极与源极之间的漏电流jgs。

在大体上沿法线方向上，侧壁82b与侧壁82a的高度比可为0.5至2，例如但不限于：0.5、0.6、0.7、0.8、0.9、1、1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9或2。

在大体上沿切线方向上，栅电极9到侧壁82a的最短距离与栅电极9到侧壁81的最短距离比可大于1，例如但不限于：1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9、2、2.1、2.2、2.3、2.4或2.5；栅电极9到侧壁82a的最短距离与栅电极9到侧壁81的最短距离比可不超过4，例如但不限于：4、3.9、3.8、3.7、3.6、3.5、3.4、3.3、3.2、3.1、3、2.9、2.8、2.7、2.6、或2.5。

在切线方向上，表面87的宽度比与表面84的宽度比可为0.05至0.2，例如但不限于：0.05、0.06、0.07、0.08、0.09、0.1、0.11、0.12、0.13、0.14、0.15、0.16、0.17、0.18、0.19或0.2。

在切线方向上，表面87的宽度比与表面85的宽度比可为0.02至0.15，例如但不限于：0.02、0.03、0.04、0.05、0.06、0.07、0.08、0.09、0.1、0.11、0.12、0.13、0.14、或0.15。

经掺杂氮化物半导体层8的侧壁81可直接接触钝化层。经掺杂氮化物半导体层8的侧壁81a可直接接触钝化层。经掺杂氮化物半导体层8的侧壁82b可直接接触钝化层。经掺杂氮化物半导体层8的表面87可直接接触钝化层。

若存在经掺杂氮化物半导体层8的表面84的部分84b，其可直接接触钝化层。若存在经掺杂氮化物半导体层8的表面84的部分84c，其可直接接触钝化层。

图1(d)所示之栅极结构80大体上相同于图1(b)或1(c)者，差异之处在于，经掺杂氮化物半导体层8在邻近源极接触6处具有沿切线方向上朝源极接触6延伸的一突出部，且同时在邻近漏极接触7处具有沿切线方向上朝漏极接触7延伸的另一突出部，故经掺杂氮化物半导体层8之侧壁81形成一阶阶梯状的轮廓线，其依次包含侧壁81a、表面86及侧壁81b等界面；经掺杂氮化物半导体层8之侧壁82形成一阶阶梯状的轮廓线，其依次包含侧壁82a、表面87及侧壁82b等界面。在此态样中，经掺杂氮化物半导体层8具有邻近源极接触6的侧壁81a及邻近漏极接触的侧壁82a，及在大体上沿切线方向上，位于侧壁81a及侧壁82a之间的侧壁81b及侧壁82b，且在大体上沿切线方向上，侧壁81b位于侧壁81a与栅电极9之间，侧壁82b位于栅电极9与侧壁82a之间。经掺杂氮化物半导体层8在大体上沿法线方向上，可具有位于表面84及表面85之间的表面86及表面87，在大体上平行于切线方向上，表面86位于栅电极9与源极接触6之间且朝源极接触6延伸，表面87位于栅电极9与漏极接触7之间且朝漏极接触7延伸。

经掺杂氮化物半导体层8，相较于其几何中心83，可为非镜面对称的结构，亦可为镜面对称的结构。

在大体上沿法线方向上，侧壁81b与侧壁81a的高度比可为0.5至2，例如但不限于：0.5、0.6、0.7、0.8、0.9、1、1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9或2；侧壁82b与侧壁81a的高度比可为0.5至2，例如但不限于：0.5、0.6、0.7、0.8、0.9、1、1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9或2。侧壁81a与侧壁82a可具有相同高度。侧壁81a与侧壁82a可具有不同高度。侧壁81b与侧壁82b可具有相同高度。侧壁81b与侧壁82b可具有不同高度。

在大体上沿切线方向上，栅电极9到侧壁81a的最短距离与栅电极9到侧壁82a的最短距离比可大于或等于1，例如但不限于：1、1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9、2、2.1、2.2、2.3、2.4或2.5；栅电极9到侧壁81a的最短距离与栅电极9到侧壁82a的最短距离比可不超过4，例如但不限于：4、3.9、3.8、3.7、3.6、3.5、3.4、3.3、3.2、3.1、3、2.9、2.8、2.7、2.6、或2.5。在此态样中，栅极与源极之间的漏电流jgs小于栅极与漏极之间的漏电流jgd。

在一些实施方案中，在大体上沿切线方向上，栅电极9到侧壁82a的最短距离与栅电极9到侧壁81a的最短距离比大于或等于1，例如但不限于：1、1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9、2、2.1、2.2、2.3、2.4或2.5；在一些情况下，栅电极9到侧壁81a的最短距离与栅电极9到侧壁82的最短距离比不超过4，例如但不限于：4、3.9、3.8、3.7、3.6、3.5、3.4、3.3、3.2、3.1、3、2.9、2.8、2.7、2.6、或2.5。在此态样中，栅极与漏极之间的漏电流jgd小于栅极与源极之间的漏电流jgs。

在大体上沿切线方向上，栅电极9到侧壁81b的最短距离与栅电极9到侧壁82b的最短距离比可大于或等于1，例如但不限于：1、1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9或2；栅电极9到侧壁81b的最短距离与栅电极9到侧壁82b的最短距离比可不超过3，例如但不限于：3、2.9、2.8、2.7、2.6、2.5、2.4、2.3、2.2、2.1或2。在此态样中，栅极与源极之间的漏电流jgs小于栅极与漏极之间的漏电流jgd。

在大体上沿切线方向上，栅电极9到侧壁82b的最短距离与栅电极9到侧壁81b的最短距离比可大于或等于1，例如但不限于：1、1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9或2；栅电极9到侧壁81b的最短距离与栅电极9到侧壁82b的最短距离比可不超过3，例如但不限于：3、2.9、2.8、2.7、2.6、2.5、2.4、2.3、2.2、2.1或2。在此态样中，栅极与漏极之间的漏电流jgd小于栅极与源极之间的漏电流jgs。

在切线方向上，表面86的宽度比与表面84的宽度比可为0.05至0.2，例如但不限于：0.05、0.06、0.07、0.08、0.09、0.1、0.11、0.12、0.13、0.14、0.15、0.16、0.17、0.18、0.19或0.2。

在切线方向上，表面86的宽度比与表面85的宽度比可为0.02至0.15，例如但不限于：0.02、0.03、0.04、0.05、0.06、0.07、0.08、0.09、0.1、0.11、0.12、0.13、0.14、或0.15。

在切线方向上，表面87的宽度比与表面84的宽度比可为0.05至0.2，例如但不限于：0.05、0.06、0.07、0.08、0.09、0.1、0.11、0.12、0.13、0.14、0.15、0.16、0.17、0.18、0.19或0.2。

在切线方向上，表面87的宽度比与表面85的宽度比可为0.02至0.15，例如但不限于：0.02、0.03、0.04、0.05、0.06、0.07、0.08、0.09、0.1、0.11、0.12、0.13、0.14、或0.15。

经掺杂氮化物半导体层8的侧壁81a可直接接触钝化层。经掺杂氮化物半导体层8的侧壁82a可直接接触钝化层。经掺杂氮化物半导体层8的侧壁81b可直接接触钝化层。经掺杂氮化物半导体层8的侧壁82b可直接接触钝化层。经掺杂氮化物半导体层8的表面86可直接接触钝化层。经掺杂氮化物半导体层8的表面87可直接接触钝化层。

若存在经掺杂氮化物半导体层8的表面84的部分84b，其可直接接触钝化层。若存在经掺杂氮化物半导体层8的表面84的部分84c，其可直接接触钝化层。

根据本发明之一些态样，在大体上沿源极接触6及漏极接触7连线的切面上，经掺杂氮化物半导体层8的侧壁81的任一切面与切线方向的夹角可为30至150°；侧壁81与表面84之相交处至侧壁81与表面85的相交处连线与切线方向的夹角可为30至150°，例如但不限于：30°、35°、40°、45°、50°、55°、60°、65°、70°、75°、80°、85°、90°、95°、100°、105°、110°、115°、120°、125°、130°、135°、140°、145°或150°。

侧壁82的任一切面与切线方向的夹角可为30至150°；侧壁82与表面84之相交处至侧壁82与表面85的相交处连线与切线方向的夹角可为30至150°，例如但不限于：30°、35°、40°、45°、50°、55°、60°、65°、70°、75°、80°、85°、90°、95°、100°、105°、110°、115°、120°、125°、130°、135°、140°、145°或150°。

侧壁81a的任一切面与切线方向的夹角可为30至150°；侧壁81a与表面86之相交处至侧壁81a与表面85的相交处连线与切线方向的夹角可为30至150°，例如但不限于：30°、35°、40°、45°、50°、55°、60°、65°、70°、75°、80°、85°、90°、95°、100°、105°、110°、115°、120°、125°、130°、135°、140°、145°或150°。

侧壁82a的任一切面与切线方向的夹角可为30至150°；侧壁82a与表面87之相交处至侧壁81a与表面85的相交处连线与切线方向的夹角可为30至150°，例如但不限于：30°、35°、40°、45°、50°、55°、60°、65°、70°、75°、80°、85°、90°、95°、100°、105°、110°、115°、120°、125°、130°、135°、140°、145°或150°。

侧壁81b的任一切面与切线方向的夹角可为30至150°；侧壁81b与表面84之相交处至侧壁81b与表面86的相交处连线与切线方向的夹角可为30至150°，例如但不限于：30°、35°、40°、45°、50°、55°、60°、65°、70°、75°、80°、85°、90°、95°、100°、105°、110°、115°、120°、125°、130°、135°、140°、145°或150°。

侧壁82b的任一切面与切线方向的夹角可为30至150°；侧壁82b与表面84之相交处至侧壁82b与表面87的相交处连线与切线方向的夹角可为30至150°，例如但不限于：30°、35°、40°、45°、50°、55°、60°、65°、70°、75°、80°、85°、90°、95°、100°、105°、110°、115°、120°、125°、130°、135°、140°、145°或150°。

在切线方向上，经掺杂氮化物半导体层8的侧壁81、侧壁82、侧壁81a、侧壁82a、侧壁81b或侧壁82b的正射影范围可与表面84不重叠；侧壁81、侧壁82、侧壁81a、侧壁82a、侧壁81b或侧壁82b的正射影范围可与表面84重叠。

在切线方向上，侧壁81、侧壁82、侧壁81a、侧壁82a、侧壁81b或侧壁82b的正射影范围可与表面85不重叠；侧壁81、侧壁82、侧壁81a、侧壁82a、侧壁81b或侧壁82b的正射影范围可与表面85重叠。

在切线方向上，经掺杂氮化物半导体层8的表面86的正射影范围可与表面84不重叠；表面86的正射影范围可与表面84重叠。

在切线方向上，表面86的正射影范围可与表面85不重叠；表面86的正射影范围可与表面85重叠。

在切线方向上，表面87的正射影范围可与表面84不重叠；表面87的正射影范围可与表面84重叠。

在切线方向上，表面87的正射影范围可与表面85不重叠；表面87的正射影范围可与表面85重叠。

在切线方向上，经掺杂氮化物半导体层8的侧壁81a的正射影范围可与表面86重叠。侧壁81b的正射影范围可与表面86重叠。侧壁81a的正射影范围可与表面86不重叠。侧壁81b的正射影范围可与表面86不重叠。

在切线方向上，侧壁82a的正射影范围可与表面87重叠。侧壁82b的正射影范围可与表面87重叠。侧壁82a的正射影范围可与表面87不重叠。侧壁82b的正射影范围可与表面87不重叠。

发明人已出乎意料地发现，当经掺杂氮化物半导体层8侧壁偏离于法线方向时，可有效地改善hemt器件的栅极漏电流现象。举例言之，如图1(e)所示，图中栅极结构80大体上相同于图1(b)者，差异之处在于，侧壁81b与表面84之相交处至侧壁81b与表面86的相交处连线与切线方向的夹角小于80°。

图1(f)所示者为图1(e)中虚线框内的放大图，其中经掺杂氮化物半导体层8的侧壁81b与表面84之相交处至侧壁81b与表面86的相交处连线与切线方向的夹角为α，且α<80°；侧壁81a与表面86之相交处至侧壁81a与表面85的相交处连线与切线方向的夹角为β，且β>80°；侧壁82与表面84之相交处至侧壁82与表面85的相交处连线与切线方向的夹角为θ，且θ>80°。

发明人已出乎意料的发现，相较于图1(b)的结构，图1(e)结构可再进一步抑制栅极与源极之间的漏电流jgs，从而实现进一步改善hemt器件的栅极漏电流现象的效果。同理，若修改图(c)中的侧壁82b使其偏离于法线方向，则可再进一步抑制栅极与漏极之间的漏电流jgd，从而实现进一步改善hemt器件的栅极漏电流现象的效果。

在切线方向上，经掺杂氮化物半导体层8的侧壁82、侧壁81a、及侧壁81b的正射影范围可与表面84不重叠；侧壁82、侧壁81a、及侧壁81b的正射影范围可与表面85之范围重叠。

在切线方向上，经掺杂氮化物半导体层8的表面86的正射影范围可与表面84之范围不重叠；表面86的正射影范围可与表面85之范围重叠。

在切线方向上，经掺杂氮化物半导体层8的侧壁81a的正射影范围可与表面86之范围不重叠；侧壁81b的正射影范围位于表面86之范围之外。

熟知本领域之技术人员可用任何已知之方法形成具有非平行于法线方向的侧壁的经掺杂氮化物半导体层8，合适的方法例如但不限于d.zhuang等人于materialsscienceandengineeringr48(2005)1-46之论文中所发表之方法，该论文之全文经引用于本说明书中。

图1(g)所示之栅极结构80大体上相同于图1(e)者，差异之处在于，经掺杂氮化物半导体层8的侧壁81b与表面84之相交处至侧壁81b与表面86的相交处连线与切线方向的夹角>100°。在此态样中，在切线方向上，经掺杂氮化物半导体层8的侧壁81b的正射影范围可与表面84之范围重叠，侧壁81a的正射影范围可与表面84之范围重叠，亦可与表面84之范围不重叠；侧壁81a及侧壁81b的正射影范围可与表面85之范围重叠。

发明人已出乎意料的发现，相较于图1(b)的结构，图1(g)结构可再进一步抑制栅极与源极之间的漏电流jgs，从而实现进一步改善hemt器件的栅极漏电流现象的效果。同理，若修改图(c)中的侧壁82b使其与切线方向的夹角>100°，则可再进一步抑制栅极与漏极之间的漏电流jgd，从而实现进一步改善hemt器件的栅极漏电流现象的效果。

在切线方向上，经掺杂氮化物半导体层8的表面86的正射影范围可与表面84之范围重叠；表面86的正射影范围可与表面85之范围重叠。

在切线方向上，经掺杂氮化物半导体层8的侧壁81a的正射影范围可与表面86之范围不重叠；侧壁81b的正射影范围可与表面86之范围重叠。

图1(h)所示之栅极结构80大体上相同于图1(e)者，差异之处在于，经掺杂氮化物半导体层8的侧壁81a与表面86之相交处至侧壁81a与表面86的相交处连线与切线方向的夹角>100°。在此态样中，在切线方向上，经掺杂氮化物半导体层8的侧壁81b的正射影范围可与表面84之范围不重叠，侧壁81a的正射影范围可与表面84之范围重叠，亦可与表面84之范围不重叠；侧壁81a的正射影范围可与表面85之范围不重叠；侧壁81b的正射影范围可与表面85之范围重叠，亦可与表面85之范围不重叠。

发明人已出乎意料的发现，相较于图1(b)的结构，图1(h)结构可再进一步抑制栅极与源极之间的漏电流jgs，从而实现进一步改善hemt器件的栅极漏电流现象的效果。同理，若修改图(c)中的侧壁82a使其与切线方向的夹角>100°，则可再进一步抑制栅极与漏极之间的漏电流jgd，从而实现进一步改善hemt器件的栅极漏电流现象的效果。

在切线方向上，经掺杂氮化物半导体层8的表面86的正射影可与表面84之范围不重叠；表面86的正射影范围可与表面85之范围重叠，亦可与表面85之范围不重叠。

在切线方向上，经掺杂氮化物半导体层8的侧壁81a的正射影范围可与表面86之范围重叠；侧壁81b的正射影范围可与表面86之范围不重叠。

图1(i)所示之栅极结构80大体上相同于图1(e)者，差异之处在于，经掺杂氮化物半导体层8的侧壁81a与表面86之相交处至侧壁81a与表面85的相交处连线与切线方向的夹角<80°。在此态样中，在切线方向上，经掺杂氮化物半导体层8的侧壁81b的正射影范围可与表面84之范围不重叠，侧壁81a的正射影范围可与表面84之范围不重叠；侧壁81a的正射影范围可与表面85之范围重叠；侧壁81b的正射影范围可与表面85之范围重叠。

发明人已出乎意料的发现，相较于图1(b)的结构，图1(i)结构可再进一步抑制栅极与源极之间的漏电流jgs，从而实现进一步改善hemt器件的栅极漏电流现象的效果。同理，若修改图(c)中的侧壁82a使其与切线方向的夹角<80°，则可再进一步抑制栅极与漏极之间的漏电流jgd，从而实现进一步改善hemt器件的栅极漏电流现象的效果。

在切线方向上，经掺杂氮化物半导体层8的表面86的正射影可与表面84之范围不重叠；表面86的正射影范围可与表面85之范围重叠。

在切线方向上，经掺杂氮化物半导体层8的侧壁81a的正射影范围可与表面86之范围不重叠；侧壁81b的正射影范围可与表面86之范围不重叠。

图1(j)所示之栅极结构80大体上相同于图1(j)者，差异之处在于，经掺杂氮化物半导体层8的侧壁82与表面84之相交处至侧壁82与表面85的相交处连线与切线方向的夹角<80°。在此态样中，在切线方向上，经掺杂氮化物半导体层8的侧壁82的正射影范围可与表面84之范围不重叠，侧壁82的正射影范围可与表面85之范围重叠。

发明人已出乎意料的发现，相较于图1(i)的结构，图1(j)结构可再进一步抑制栅极与漏极之间的漏电流jgd，从而实现进一步改善hemt器件的栅极漏电流现象的效果。

经掺杂氮化物半导体层8在邻近源极接触6处可具有至少2个的突出部，且此突出部沿切线方向朝源极接触6延伸。举例言之，如图1(k)所示的栅极结构80，其大体上与图1(b)所示者相同，差异之处在于经掺杂氮化物半导体层8在邻近源极接触6处具有二个突出部，且彼等均沿切线方向朝源极接触6延伸，故经掺杂氮化物半导体层8之侧壁81形成二阶阶梯状的轮廓线，其依次包含侧壁81a、表面86、侧壁81b、表面88及侧壁81c等界面；。在此态样中，经掺杂氮化物半导体层8具有邻近源极接触6的侧壁81a及邻近漏极接触7的侧壁82，及在大体上沿切线方向上，位于侧壁81a及侧壁82之间的侧壁81b及第七侧壁81c，且在大体上沿切线方向上，侧壁81b位于侧壁81a与栅电极9之间，第七侧壁81c则位于侧壁81b与栅电极9之间。经掺杂氮化物半导体层8在大体上沿法线方向上，具有位于表面84及表面85之间的表面86及表面88，表面86在大体上平行于切线方向上位于栅电极9与源极接触6之间并朝源极接触6延伸，且表面88在大体上平行于切线方向上位于栅电极9与表面86之间并朝源极接触6延伸。

在大体上沿法线方向上，侧壁81b与侧壁81a的高度比可为0.5至2，例如但不限于：0.5、0.6、0.7、0.8、0.9、1、1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9或2；第七侧壁81c与侧壁81a的高度比可为0.5至2，例如但不限于：0.5、0.6、0.7、0.8、0.9、1、1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9或2。

在切线方向上，表面86的宽度比与表面84的宽度比可为0.05至0.2，例如但不限于：0.05、0.06、0.07、0.08、0.09、0.1、0.11、0.12、0.13、0.14、0.15、0.16、0.17、0.18、0.19或0.2。

在切线方向上，表面86的宽度比与表面85的宽度比可为0.02至0.15，例如但不限于：0.02、0.03、0.04、0.05、0.06、0.07、0.08、0.09、0.1、0.11、0.12、0.13、0.14、或0.15。

在切线方向上，表面88的宽度比与表面84的宽度比可为0.05至0.2，例如但不限于：0.05、0.06、0.07、0.08、0.09、0.1、0.11、0.12、0.13、0.14、0.15、0.16、0.17、0.18、0.19或0.2。

在切线方向上，表面88的宽度比与表面85可为0.02至0.15，例如但不限于：0.02、0.03、0.04、0.05、0.06、0.07、0.08、0.09、0.1、0.11、0.12、0.13、0.14、或0.15。

经掺杂氮化物半导体层8的侧壁81a可直接接触钝化层。经掺杂氮化物半导体层8的侧壁82可直接接触钝化层。经掺杂氮化物半导体层8的侧壁81b可直接接触钝化层。经掺杂氮化物半导体层8的第七侧壁81c可直接接触钝化层。经掺杂氮化物半导体层8的表面86可直接接触钝化层。经掺杂氮化物半导体层8的表面88可直接接触钝化层。

若存在经掺杂氮化物半导体层8的表面84的部分84b，其可直接接触钝化层。若存在经掺杂氮化物半导体层8的表面84的部分84c，其可直接接触钝化层。

经掺杂氮化物半导体层8亦可在邻近漏极接触7处具有至少2个的突出部，且此突出部沿切线方向朝相漏极接触7延伸。该等突出部可依如前文所述之方式配置。

发明人已出乎意料的发现，经掺杂氮化物半导体层8的侧壁突出部(或阶梯)的数量与栅极漏电流大小相关，已发现当突出部或阶梯的数量越多时，则更能有效地改善栅极漏电流现象，惟经进一步研究后发现，栅极漏电流现象亦与侧壁的粗糙度相关，当侧壁粗糙度大于50nm时，仍会导致栅极电场分布不均匀，进而造成器件提前击穿。相较于图1(b)的结构，图1(k)结构可再进一步抑制栅极与源极之间的漏电流jgs，从而实现进一步改善hemt器件的栅极漏电流现象的效果。同理，若增加图(c)中经掺杂氮化物半导体层8在邻近漏极接触7处的突出部数量，则可再进一步抑制栅极与漏极之间的漏电流jgd，从而实现进一步改善hemt器件的栅极漏电流现象的效果。惟，倘若在制造侧壁突出部或阶梯的过程中，受限于蚀刻技术或材料特性而导致侧壁粗糙度提升，则对于栅极漏电流现象的效果可能产生反向效应。若使用一般蚀刻方式对于厚度为50至100nm的经掺杂氮化物半导体层8，制备侧壁突出部或阶梯，经反复研究后发现当侧壁突出部或阶梯数量为1或2时，对栅极漏电流的改善较为显著。

图1(l)所示之栅极结构80大体上相同于图1(k)者，差异之处在于，经掺杂氮化物半导体层8在邻近漏极接触7处具有一突出部，且此突出部沿切线方向朝漏极接触7延伸，故经掺杂氮化物半导体层8之侧壁82形成一阶阶梯状的轮廓线，其依次包含侧壁82a、表面87及侧壁82b等界面。在此态样中，经掺杂氮化物半导体层8具有邻近源极接触6的侧壁81a及邻近漏极接触的侧壁82a，及在大体上沿切线方向上，位于侧壁81a及侧壁82a之间的侧壁81b、侧壁82b、及侧壁81c，且在大体上沿切线方向上，侧壁81b位于侧壁81a与栅电极9之间，侧壁81c位于侧壁81b与栅电极9之间，侧壁82b位于与栅电极9与侧壁81a之间。经掺杂氮化物半导体层8在大体上沿法线方向上，具有位于表面84及表面85之间的表面86、表面87、及表面88，表面86及表面88在大体上平行于切线方向上朝源极接触6延伸，表面87在大体上平行于切线方向上朝漏极接触7延伸。

发明人已出乎意料的发现，相较于图1(k)的结构，图1(l)结构可再进一步抑制栅极与漏极之间的漏电流jgd，从而实现进一步改善hemt器件的栅极漏电流现象的效果。

经掺杂氮化物半导体层8的侧壁81a可直接接触钝化层。经掺杂氮化物半导体层8的侧壁82a可直接接触钝化层。经掺杂氮化物半导体层8的侧壁81b可直接接触钝化层。经掺杂氮化物半导体层8的侧壁82b可直接接触钝化层。经掺杂氮化物半导体层8的侧壁81c可直接接触钝化层。经掺杂氮化物半导体层8的表面86可直接接触钝化层。经掺杂氮化物半导体层8的表面86可直接接触钝化层。经掺杂氮化物半导体层8的表面88可直接接触钝化层。

若存在经掺杂氮化物半导体层8的表面84的部分84b，其可直接接触钝化层。若存在经掺杂氮化物半导体层8的表面84的部分84c，其可直接接触钝化层。

经掺杂氮化物半导体层8及栅电极9的相对位置系如前文所述，且经掺杂氮化物半导体层8及栅电极9大体上沿垂直于源极接触6及漏极接触7连线方向上及沿切线方向上延伸。

在切线方向上，经掺杂氮化物半导体层8与源极接触6之间的最短距离(lgs)及经掺杂氮化物半导体层8与漏极接触7之间的最短距离(lgd)可经由光罩定义。lgs及lgd之大小不仅与栅极漏电流路径相关亦与栅电极的操作电压相关。在低压器件(例如适用于10v～200v之间的组件)的应用中lgs的距离可为200至1200nm，例如但不限于：200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm、1000nm、1100nm或1200nm：；lgd的距离可为1至4μm例如但不限于：1μm、1.2μm、1.4μm、1.5μm、1.6μm、1.8μm、2.0μm、2.2μm、2.4μm、2.5μm、2.6μm、2.8μm、3.0μm、3.2μm、3.4μm、3.5μm、3.6μm、3.8μm或4.0μm。在高压器件(例如适用大于200v的组件)的应用中，为了提高对电压之耐受度(tolerance)，导体结构之间的距离(例如栅极和漏极之间的距离)可设计成lgs距离为1至3μm例如但不限于：1μm、1.2μm、1.4μm、1.5μm、1.6μm、1.8μm、2.0μm、2.2μm、2.4μm、2.5μm、2.6μm、2.8μm或3.0μm；lgd距离为5至20μm例如但不限于：5μm、6μm、8μm、10μm、12μm、14μm、15μm、16μm、18μm或20μm，这样的距离通常为相对低电压的组件(例如适用于10v～200v之间的组件)的5倍长。举例来说，若半导体组件1a适用于600v以上，则栅极结构80与漏极接触7之间的距离可大于15μm。

经掺杂氮化物半导体层8可包括，例如但不限于，经掺杂氮化镓(dopedgan)、经掺杂氮化铝镓(dopedalgan)、经掺杂氮化铟镓(dopedingan)、及其他经掺杂的iii-v族化合物。经掺杂氮化物半导体层8可包括，例如但不限于，p型掺杂物(dopant)、n型掺杂物或其他掺杂物。例示性掺杂物可包括，例如但不限于，镁(mg)、锌(zn)、镉(cd)、硅(si)、锗(ge)等。

在低电压应用中(例如适用于10v～200v之间的组件)，经掺杂氮化物半导体层8在切线方向上具有大于约0.5微米(micrometer，μm)之宽度。经掺杂氮化物半导体层8的宽度可为约0.5μm至约2.0μm。经掺杂氮化物半导体层8的宽度可为约0.8μm至约1.5μm。经掺杂氮化物半导体层8的宽度可为约1.0μm。

本发明的栅极结构80应用于低压器件时，若栅极结构80包含部分84b及侧壁81a，其可依循以下设计规范：

·在切线方向上，表面85的宽度范围w85：0.5μm≤w85≤2μm；

·在切线方向上，表面84的宽度范围w84：w85-0.25μm≤w84≤w85-0.05μm；

·在切线方向上，部分84b宽度的下限为：30nm；

·在法线方向上，侧壁81a高度的下限为：10nm；

·其馀未限定的参数部分则可依本文说明，视需求调整。

本发明的栅极结构80应用于低压器件时，若栅极结构80包含部分84c及侧壁82a，其可依循以下设计规范：

·在切线方向上，表面85的宽度范围w85：0.5μm≤w85≤2μm；

·在切线方向上，表面84的宽度范围w84：w85-0.25μm≤w84≤w85-0.05μm；

·在切线方向上，部分84c宽度的下限为：30nm；

·在法线方向上，侧壁82a高度的下限为：10nm；

·其馀未限定的参数部分则可依本文说明，视需求调整。

在高压应用中(例如适用大于200v的组件)，经掺杂氮化物半导体层8在大体上沿切线方向上具有大于约1.8微米(micrometer，μm)之宽度。

本发明的栅极结构80应用于高压器件时，若栅极结构80包含部分84b及侧壁81a，其可依循以下设计规范：

·在切线方向上，表面85的宽度范围w85：1.5μm≤w85≤3.5μm；

·在切线方向上，表面84的宽度范围w84：w85-0.25μm≤w84≤w85-0.05μm；

·在切线方向上，部分84b宽度的下限为：30nm；

·在法线方向上，侧壁81a高度的下限为：10nm；

·其馀未限定的参数部分则可依本文说明，视需求调整。

本发明的栅极结构80应用于高压器件时，若栅极结构80包含部分84c及侧壁82a，其可依循以下设计规范：

·在切线方向上，表面85的宽度范围w85：1.5μm≤w85≤3.5μm；

·在切线方向上，表面84的宽度范围w84：w85-0.25μm≤w84≤w85-0.05μm；

·在切线方向上，部分84c宽度的下限为：30nm；

·在法线方向上，侧壁82a高度的下限为：10nm；

·其馀未限定的参数部分则可依本文说明，视需求调整。

氮化物半导体层4可包括iii-v族材料，例如但不限于，iii族氮化物，例如化合物inxalyga1-x-yn，其中x+y≦1，例如x＝0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8或0.9。iii族氮化物还可包括，例如但不限于，化合物alyga(1-y)n，其中y≦1，例如y＝0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8或0.9。

hemt器件1a还包括设置于氮化物半导体层4上的氮化物半导体层5。氮化物半导体层5可包括，例如但不限于，iii族氮化物，例如化合物inxalyga1-x-yn，其中x+y≦1。iii族氮化物还可包括，例如但不限于，化合物alyga(1-y)n，其中y≦1，例如y＝0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8或0.9。氮化物半导体层5具有较氮化物半导体层4为大之能带间隙(bandgap)。例如，氮化物半导体层4可包括gan层，gan可具有约3.4ev的能带间隙。氮化物半导体层5可包括algan，algan可具有约4ev的能带间隙。2deg区域41一般在能带间隙较小的层(例如gan)中形成。氮化物半导体层5及第一氮化物半导体层4之间形成异质接面(heterojunction)，不同氮化物的异质接面的极化现象(polarization)在第一氮化物半导体层4中形成2deg区域41。第一氮化物半导体层4可提供或移除2deg区域中的电子，进而可控制hemt器件1a的导通。

铝成份越高越能在氮化镓缓冲层中形成高浓度的二维电子气，信道之载子浓度越高才能供大电流操作，这是高功率组件非常重要的指标。若以algan作为氮化物半导体层5的材料，则其al含量可为20至40％，铝成份过高易有结晶块产生，亦会产生外延层应力释放的问题。

第一氮化物半导体层4可具有如虚线所示之电子信道区域(二维电子气体41区域)，二维电子气体41区域一般容易在异质结构中获得，在该区域中，电子气可以自由在二维方向移动，而在维方向上(例如在大体上沿二维电子气体的法线方向上)受到限制。本领域技术人员将理解的是，如通过虚线中的间断所示者，位于经掺杂氮化物半导体层8下面二维电子气体41的部分业经耗尽。本领域技术人员也将理解的是，如虚线41所示，第一氮化物半导体层4中的二维电子气体41，包含其耗尽区域，形成第一氮化物半导体层4的沟道区域，并且在操作期间透过施加到栅极结构80的栅极电压，控制电子通过沟道区域的流动。氮化物半导体层4可为单层结构(single-layerstructure)或多层结构(multi-layerstructure)。氮化物半导体层4亦可包括异质结构。

栅电极9可以在经掺杂氮化物半导体层8上形成，例如在经掺杂氮化物半导体层8的表面上形成，以为hemt器件1a的栅极结构80提供电连接。栅电极9可包括，例如但不限于，钛(ti)、钽(ta)、钨(w)、铝(al)、钴(co)、铜(cu)、镍(ni)、铂(pt)、铅(pb)、钼(mo)及其化合物(例如但不限于，氮化钛(tin)、氮化钽(tan)、其他传导性氮化物(conductivenitrides)、或传导性氧化物(conductiveoxides))、金属合金(例如铝铜合金(al-cu))、或其他适当的材料。栅电极9可以由单金属或金属堆叠(诸如钨和/或钛或其他众所周知的电极材料)形成。

栅电极9可与经掺杂氮化物半导体层8直接接触；栅电极9亦可与经掺杂氮化物半导体层8电性连接。在大体上沿法线方向上，经掺杂氮化物半导体层5可布置于位于栅电极9的下方；栅电极可9位于经掺杂氮化物半导体层8的上方。栅电极经可经组态与经掺杂氮化物半导体层形成肖特基接面以进一步减小栅极漏电流。

在低电压应用中(例如适用于10v～200v之间的组件)，栅电极9在大体上沿切线方向上可具有大于约0.4μm的宽度。栅电极9的宽度可为约0.4μm至约1.2μm。在大体上沿切线方向上，栅电极9的宽度小于经掺杂氮化物半导体层8的宽度。

在高压应用中(例如适用大于200v的组件)，栅电极9在大体上沿切线方向上可具有大于约1.6微米(micrometer，μm)之宽度。

hemt器件1a还可以包括源极接触6及漏极接触7，其可以被形成为设置在氮化物半导体层5的部分上的金属区域。源极接触6及漏极接触7的金属形成对氮化物半导体层5的欧姆接触，以便收集电子或将电子提供至沟道区域。用于形成源极接触或漏极接触的金属可包括难熔金属(refractorymetal)或其化合物，例如但不限于，铝(al)、钛(ti)、铌(nb)、钼(mo)、钽(ta)、钨(w)、铼(re)、钛(ti)、钒(v)、铬(cr)、锆(zr)、铪(hf)、钌(ru)、锇(os)、铱(ir)等金属或该等金属的化合物，例如氮化钽(tan)、氮化钛(tin)、碳化钨(wc)等。源极接触6及漏极接触7可以由单金属或金属堆叠(诸如钨和/或钛或其他众所周知的电极材料)形成。

氮化物半导体层4与衬底2可以为同质材料，例如但不限于gan，在外延成长时氮化物半导体层4与衬底2之间无晶格常数或热膨胀系数不匹配之问题，因此，氮化物半导体层4可直接生长于衬底2上，并与衬底2直接接触，毋须使用缓冲层。

氮化物半导体层4与衬底2为异质材料，由于氮化物半导体层4与衬底2具有不同的晶格常数及热膨胀系数，在外延成长时，通常会生成大量错位及裂痕，进而降低hemt器件1a的效率，甚至使其失效。为避免以上情况，可视情况使用设置于衬底2与氮化物半导体层4之间的缓冲层(bufferlayer)(图中未标示)。缓冲层可用以促进衬底2与氮化物半导体层4之间的晶格匹配(latticematch)，以降低异质材料的界面应力及/或热应力，从而改善氮化物半导体层4中的缺陷、裂痕密度。适用于作为缓冲层的材料例如但不限于氧化物(如，氧化锌)或氮化物(nitrides)(如氮化铝(aln)、氮化铝镓(algan))等。

hemt器件1a还可包括设置于衬底2与氮化物半导体层4之间的超晶格层(图1-3中未标示)。超晶格层可位于氮化物半导体层4与衬底2之间。超晶格层可为复数层或复数层堆迭(multi-layerstack)，例如algan/gan对或aln/gan的复数迭层。超晶格层可降低hemt器件1a的张应力(tensilestress)。超晶格层亦可防止缺陷(如错位)从其下方的层(如缓冲层)行进(propagate)到氮化物半导体层4中，以增加到氮化物半导体层4的结晶品质，避免hemt器件1a失效(dysfunction)。超晶格层可捕获从衬底2扩散至氮化物半导体层4的电子，进而提升器件效能与可靠性。超晶格层可减少电子捕获(electrontrap)。

在高压应用中，为避免电压直接击穿至衬底2，超晶格层亦可以增加hemt器件或结构的整体尺寸，提高崩溃电压(breakdownvoltage)，超晶格层的厚度一般约1μm至4μm，且相较于缓冲层为厚。布置超晶格层时，仍需考虑其与邻接材料晶格数及/或热膨胀系数差异所导致的缺陷，例如分层(delamination)或剥离(peeloff)。此外，超晶格层的使用将使制造成本遽增。

在高压应用中，为避免电压直接击穿至衬底2，缓冲层或超晶格层可掺杂其他异质元素，例如但不限于：碳、氧、或氮，彼等可为故意掺杂或非故意掺杂。

低压hemt器件之应用

本发明的栅极结构可应用于低压hemt器件中，图2(a)至2(h)所示者为制造根据本发明的某些实施例的一低压hemt器件1b之若干操作。虽然图2(a)至2(h)描绘制造低压hemt器件1b之若干操作，但类似的操作亦可适用。

参照图2(a)，提供衬底2。衬底2上设置有缓冲层3。经由磊晶成长(epitaxialgrowth)在衬底2上设置氮化物半导体层4、氮化物半导体层5、及经掺杂氮化物半导体层8，另于经掺杂氮化物半导体层8上设置栅电极9，视情况栅电极9经组态与经掺杂氮化物半导体层8形成肖特基接面。另于硬掩膜93上涂覆光刻胶94，其经光刻及蚀刻工艺后，以定位栅电极9之位置。在栅电极9上方形成经图案化(patterned)的硬掩膜93。

经掺杂氮化物半导体层8及栅电极9布置于衬底2上。经掺杂氮化物半导体层8可透过有机金属化学气相沉积(metalorganicchemicalvapordeposition，mocvd)或任何已知之磊晶成长(epitaxialgrowth)方式形成，并将掺杂物掺杂其中。而后在经掺杂氮化物半导体层8上沉积栅电极9。栅电极9可透过物理气相沉积(physicalvapordeposition，pvd)、化学气相沉积(chemicalvapordeposition，cvd)、原子层沉积(atomiclayerdeposition，ald)、电镀(plating)、及/或其他适当的沉积步骤形成。栅电极9利用栅极先制(gatefirst)工艺形成，即在形成源极接触6与漏极接触7之前形成栅电极9。

硬掩膜93可包括(但不限于)二氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)、碳化硅(sic)等。可使用干式蚀刻(dryetching)、湿式蚀刻(wetetching)、或干式与湿式蚀刻的组合进行蚀刻步骤。

蚀刻栅电极9的蚀刻剂可为氨水(nh4oh)、双氧水(h2o2)、硫酸(h2so4)、氢氟酸(hf)、氟化铵(nh4f)、或前述化合物的混合物。经掺杂氮化物半导体层8可透过干蚀刻的方式进行非等向性蚀刻(anisotropicetching)。

参照图2(b)，透过如光刻及蚀刻方式保留所欲的栅电极9及经掺杂氮化物半导体层8的部分。经曝露的经掺杂iii-v族层8及栅电极9之蚀刻可透过如等离子体蚀刻任何已知的制程进行，视情况可对栅电极9进行过蚀刻，以在表面84上定义与栅电极9电性连接的部分84a，以及邻接部分84a的部分84c，随后剥离光刻胶94及硬掩膜93。

参照图2(c)，在栅电极9、经掺杂氮化物半导体层8及氮化物半导体层5上方形成经图案化(patterned)的硬掩膜95以定义表面86的宽度，随后蚀刻经暴露的栅电极9及经掺杂氮化物半导体层8，以在经掺杂氮化物半导体层8的侧壁形成具有侧壁81a、表面86及侧壁81b的突出部/阶梯结构。。

参照图2(d)，视情况可对栅电极9进行过蚀刻，以在表面84上定义与部分84a邻接的部分84b，随后剥离硬掩膜95。

参照图2(e)，hemt器件1b还可包括设置于栅电极9上的钝化层10。钝化层10直接接触表面84的部分84b和部分84c。钝化层10可围绕(surround)经掺杂氮化物半导体层8，并与侧壁82、侧壁81a和侧壁81b直接接触。钝化层10可覆盖(cover)经掺杂氮化物半导体层8，并与表面86直接接触。钝化层10可围绕栅电极9。钝化层10可覆盖栅电极9。钝化层10可覆盖部分栅电极9。

钝化层10可包括，例如但不限于，氧化物(oxides)或氮化物(nitrides)，例如氮化硅(sin)、氧化硅(sio2)等。钝化层10可包括，例如但不限于，氧化物及氮化物之复合层，例如al2o3/sin、al2o3/sio2、aln/sin、aln/sio2等。

参照图2(f)，钝化层10使用光刻、蚀刻工艺定义漏极的位置。

参照图2(g)，将导体材料沉积在钝化层10上，并利用光刻、蚀刻工艺图案化导体材料，以形成源极6、漏极7、及栅极场板11。执行快速退火(rta)以将所沉积的材料与氮化物半导体层4形成介金属化合物(intermetalliccompound)，进而形成源极6到二维电子气体41及漏极7到二维电子气体41的欧姆接触。

在栅电极9上提供场板11的目的是为减小最接近漏极7的位于经掺杂氮化物半导体层8拐角处的电场，从而提高hemt器件1b的稳定性及提高栅极与漏极之间间的崩溃电压。场板11可布置在钝化层10、经掺杂氮化物半导体层8、及栅电极9上方。场板11可与源极接触6共电位或与栅电极9共电位。场板11可与源极接触6直接连接。场板11可与源极接触6电性连接。场板的使用可以重建沟道的电场强度分布狀况，降低了栅极(靠漏极侧)的电场峰值，从而提高hemt器件1b的崩溃电压及降低因高电场所带來的捕捉电子效应，并提升功率密度。

低压器件中场板的长度范围可为0.4至1.2μm，过长的场板会提升栅极到漏极之间的电容效应，从而导致负米勒回授(negativemillerfeedback)，从而降低电流增益与功率增益的截止频率；此外，当场板越靠近漏极，将提高场板邻近漏极测的端点电场强度，进而降低崩溃电压。

源极接触6可与漏极接触7可包括，例如但不限于，导体材料。导体材料可包括，例如但不限于，金属、合金、经掺杂半导体材料(例如经掺杂多晶硅(dopedcrystallinesilicon))或其他合适的导体材料。

部分源极接触6可位于氮化物半导体层4中。部分漏极接触7可位于氮化物半导体层4中。部分源极接触6可与二维电子气41直接接触。部分漏极接触7可与二维电子气41直接接触。源极接触6可设置于氮化物半导体层4上。漏极接触7可设置于氮化物半导体层4上。源极接触6可穿过钝化层10而接触氮化物半导体层5。漏极接触7可穿过钝化层10而接触氮化物半导体层5。参照图2(h)，hemt器件1b还可包括互连结构(interconnectstructure)或导体通孔(conductivevia)12、121。hemt器件1b还可包括金属层13、131。

互连结构或导体通孔12之形成涉及复数步骤，包括光刻工艺、蚀刻、及沉积(deposition)等步骤。光刻工艺及蚀刻包括在钝化层101上形成经图案化屏蔽，并蚀刻钝化层101形成源极接触通孔12与漏极接触通孔(图中未标示)。部分的氮化物半导体层4从源极接触通孔与漏极接触通孔底部暴露。之后在通孔中透过cvd、pvd、电镀等沉积步骤将材料填入通孔中。

图3所示的hemt器件1c大体上与图2(h)所示的hemt器件1b结构大致相同，差异之处在于hemt器件1c的栅极结构以法线方向作为对称轴，具有对称的几何形状。此外，hemt器件1c的经掺杂氮化物半导体层8不具有突出部。关于hemt器件1c各层的材料选用、配置及形成方式同「低压hemt器件之应用」乙节所述。

图4所示为hemt器件1b与hemt器件1c的igon(栅极漏电流)对vgs曲线，其中在vgs＝5v时，hemt器件1b的igon为7.2x10^-11，hemt器件1c的igon为2.2x10^-9。

高压hemt器件之应用

参照图5(a)，本发明的改良栅极结构亦适用于高压组件，高压hemt器件1d的钝化层101以下结构的制备方式，可参照图2(a)至(e)中钝化层101以下所示之工艺，在此不再赘述。惟在高压应用中，为避免电压直接击穿至衬底2，视情况经掺杂的超晶格层31系设置于衬底2与氮化物半导体层4之间，以增加hemt器件或结构的整体尺寸，提高崩溃电压(breakdownvoltage)。经钝化层10设置完成后，再于其上设置钝化层101。

参照图5(b)，虽然源极接触6与漏极接触7在图5(b)中分别地设置在栅电极9的两侧，但源极接触6、漏极接触7及栅电极9可因设计需求而在本发明其他实施例中有不同的配置。

参照图5(c)，介电层102在大体上沿法线方向上位于场板111及源极接触6之间。高压组件器件可包括复数个场板，该等场板彼此之间并未相互接触，且彼此被间隔开。该等场板中一或多者可为零电位。虽然图5方法最终所制得的hemt器件1d具有4个场板，但本发明不限于此。hemt器件1d可包括多于或少于4个的场板。

场板111(包括下文所述的场板112、113、114)可透过先沉积导体材料再定义图案的方式形成，举例来说，可透过溅射(sputtering)沉积金属，并使用干蚀刻定义图案。应注意者，因场板111的位置不可位于在接下来的步骤中形成的t形电极14的位置。此外，由于相对低电压的组件适用电压较小，导体结构之间的电场对组件的效能影响较小，所以相对低电压的组件的场板可省略。

场板111可降低栅极接触结构的电场，并且使导体结构(例如t形电极14、源极接触6、与漏极接触7)之间的电场平均分配，提高对电压之耐受度，让电压平缓地释放，进而提高器件可靠性(reliability)。

参照图5(d)，介电层103在大体上沿法线方向上位于场板111及源极接触6之间。于介电层102、103中形成开口1031。开口1031暴露栅电极9之局部表面。可透过干式蚀刻或湿式蚀刻的方式形成开口1031。

例如，湿式蚀刻包括暴露到含氢氧化物的溶液、去离子水、及/或其他蚀刻剂。干式蚀刻包括使用感应耦合等离子体(inductivelycoupledplasma)。栅电极9在此步骤中可做为经掺杂氮化物半导体层8的停止层。

参照图5(e)，在高压应用中，栅电极9之上另可包括t形电极14。t形电极14可与栅电极9直接接触；t形电极14亦可与栅电极9电性连接。在大体上沿法线方向上，t形电极14位于栅电极9的上方；栅电极9位于t形电极14的下方；栅电极9位于t形电极14与经掺杂氮化物半导体层8之间。

t形电极14可包括单一材料所组成的结构。t形电极14可包括异质材料所组成的结构。如图5(e)虚线框所示，t形电极14可包括数层异质接面。t形电极14可包括复数层，例如层141、层142、层143、及层144。虽然图5(e)虚线框描绘t形电极14具有四层，但本发明不限于此。在其他实施例中，t形电极14可包括大于或小于四层的结构。

层141可包括，例如但不限于，难熔金属或其化合物。层141可包括相同或相似于栅电极9的材料。层141可包括相异于栅电极9的材料。层142可包括，例如但不限于，金属或金属化合物，例如钛、铬、钛化钨等。层142可做为润湿层(wettinglayer)，帮助后续金属填充。层143可包括，例如但不限于，栅极金属。层143可包括相同或相似于t形电极14的材料。层143可包括相异于t形电极14的材料。层144可包括，例如但不限于，难熔金属或其化合物。层144可包括相同或相似于栅电极9的材料。层144可包括相异于栅电极9的材料。

场板112可使导体结构(例如t形电极14、源极接触6、与漏极接触7)之间的电场平均分配，提高对电压之耐受度，让电压平缓地释放，进而提高器件可靠性(reliability)。场板112可降低栅极接触结构的电场，并且提高阈值电压。场板112与场板111在大体上沿法线方向上部分重合。

t形电极14具有凸缘(overhang)14'，以使t形电极的顶部宽度大体上沿切线方向上大于栅电极9的宽度，此时栅电极9的宽度为t形电极14之相对较小宽度。在其他实施例中，t形电极14可不具有凸缘14'。

凸缘14'的边界到场板111之边界的距离可为约0.5μm至2.5μm。凸缘14'的边界到场板112之边界的距离可为约2μm至4μm。

t形电极14可降低栅极接触结构的整体阻值，并且用于提供低电阻导线,可进一步用于电性连接至其他导体。

栅电极9有助于提高对t形电极14的偏压控制。栅电极9有助于提升栅极的切换速度。栅电极9有助于减少漏电流(leakagecurrent)，并且提高阈值电压。

在高压组件中，由于电压的耐受力会受到漏极接触7与t形电极14之间的距离的影响，漏极接触7与t形电极14之间的距离可大于约15μm。当经掺杂氮化物半导体层8的宽度愈小，则漏极接触7与t形电极14之间的距离愈大，则耐高电压的能力愈高。此外，当经掺杂氮化物半导体层8的宽度愈小，高压组件的组件阻值也愈小。

t形电极14在大体上沿切线方向上可具有大于约0.3μm的宽度。t形电极14的宽度可可为约0.3μm至约0.8μm。t形电极14的宽度可小于栅电极9的宽度。t形电极14的宽度可小于经掺杂氮化物半导体层8的宽度。

t形电极14之各层可透过pvd、cvd、ald、电镀、及/或其他适当的步骤形成。当填充完t形电极14之各层后，不使用cmp处理t形电极14之表面，使得凸缘14'保留在介电质层103上。

场板111在大体上沿切线方向上与t形电极14相邻。场板112在大体上沿切线方向上与t形电极14相邻。场板111在大体上沿切线方向上位在t形电极14与漏极接触7之间。场板112在大体上沿切线方向上位在t形电极14与漏极接触7之间。

场板112可与t形电极14一起形成。场板112可与t形电极14具有相同的材料。

钝化层10可围绕t形电极14。钝化层10可围绕部分t形电极14。

设置于钝化层10之上的钝化层101可围绕t形电极14。钝化层101可围绕部分t形电极14。

参照图5(f)，介电层102在大体上沿法线方向上位于场板113及源极接触6之间。场板113与场板111在大体上沿法线方向上部分重合。

介电层103在大体上沿法线方向上位于场板113及源极接触6之间。介电层104在大体上沿法线方向上位于场板113及源极接触6之间。

场板113可降低栅极接触结构的电场，并且提高阈值电压。场板113可使导体结构(例如t形电极14、源极接触6、与漏极接触7)之间的电场平均分配，提高对电压之耐受度，让电压平缓地释放，进而提高器件可靠性(reliability)。场板113在大体上沿法线方向上与t形电极14部分重叠(overlap)。场板113沿切线方向上具有位在凸缘14'边界与t形电极14几何中心之间的部分。凸缘14'的边界大体上沿法线方向上穿过场板113。

场板113在大体上沿法线方向上可与t形电极14不重合。在其他实施例中，场板113在大体上沿法线方向上与t形电极14的中心线143可不重合。场板113在大体上沿切线方向上位在t形电极14与漏极接触7之间。

凸缘14'的边界到场板113之边界的最近距离可为约3μm至5μm。

参照图5(g)，hemt器件1d还可包括介电层102、介电层103、介电层104、介电层105、介电层106、介电层27。

介电层102在大体上沿法线方向上位于场板114及源极接触6之间。介电层103在大体上沿法线方向上位于场板114及源极接触6之间。介电层104在大体上沿法线方向上位于场板114及源极接触6之间。介电层105在大体上沿法线方向上位于场板114及源极接触6之间。

场板114可降低栅极接触结构的电场，并且提高阈值电压。场板114可使导体结构(例如t形电极14、源极接触6、与漏极接触7)之间的电场平均分配，提高对电压之耐受度，让电压平缓地释放，进而提高器件可靠性(reliability)。场板114与场板111在大体上沿法线方向上部分重合。场板114在大体上沿切线方向上位在t形电极14与漏极接触7之间。

凸缘14'的边界到场板114之最邻近边界的距离可为约6μm至8μm。

场板(例如场板111、场板112、场板113、及/或场板114)在大体上沿切线方向上的宽度可为约50至150nm。场板在大体上沿切线方向上的宽度可为约80至120nm。场板在大体上沿切线方向上的宽度可为约90至110nm。

场板111可透过其他导体结构连接源极接触6及/或漏极接触7。场板112可透过其他导体结构连接源极接触6及/或漏极接触7。场板113可透过其他导体结构连接源极接触6及/或漏极接触7。场板114可透过其他导体结构连接源极接触6及/或漏极接触7。场板111未直接接触源极接触6。场板111未直接接触漏极接触7。场板112未直接接触源极接触6。场板112未直接接触漏极接触7。场板113未直接接触源极接触6。场板113未直接接触漏极接触7。场板114未直接接触源极接触6。场板114未直接接触漏极接触7。

场板111、场板112、场板113、及/或场板114与导体结构之间可存在至少一介电层(例如介电层102、介电层103、介电层104及介电层105)。如此配置可使导体结构之间的距离较小，避免阻值增加。

混合型态hemt器件之应用

在一些实施方案中，本发明的改良栅极结构可应用于如图6所示的hemt器件中。

hemt器件包括：衬底；缓冲层，位于衬底上方，缓冲层包含超晶格结构；第一氮化物半导体层，位于缓冲层上方；第二氮化物半导体层，位于所述第一氮化物半导体层上方且具有大于第一氮化物半导体者的能隙(energybandgap)；及高压组件部分及低压组件部分，位于第二氮化物半导体层上方，其中高压组件部分的操作电压大于低压组件部分的操作电压。

高压组件部分包含：第一源极接触及第一漏极接触，位于第二氮化物半导体层上方；第一经掺杂第三氮化物半导体层，位于第二氮化物半导体层上方及第一漏极接触和第一源极接触之间；及第一栅电极，位于第一经掺杂第三氮化物半导体层上方。

低压组件部分包含：第二源极接触及第二漏极接触，位于第二氮化物半导体层上方；第二经掺杂第三氮化物半导体层，位于第二氮化物半导体层上方及第二漏极接触和第二源极接触之间；及第二栅电极，位于第二经掺杂第三氮化物半导体层上方。

高压组件部分的第一栅电极及第一经掺杂第三氮化物半导体层可以如上文所述之方式设置。

低压组件部分的第二栅电极及第二经掺杂第三氮化物半导体层可以如上文所述之方式设置。

高压组件部分的第一栅电极经组态与第一经掺杂第三氮化物半导体层可形成肖特基接面。低压组件部分的第二栅电极经组态与第二经掺杂第三氮化物半导体层可形成肖特基接面。

低压组件部分的结构可相似于上文所述的hemt器件1b者。高压组件部分的结构可相同或相似于上文所述的hemt器件1d者。

图6(a)至(l)所示为制造根据本发明的某些实施例的一hemt器件1e之若干操作。虽然图6(a)至(l)描绘制造混合型态hemt器件1e之若干操作，但类似的操作亦可适用

参照图6(a)，提供衬底2。在一些实施例中，衬底2外延成长有视情况经掺杂的超晶格层32、在一些实施例中，经由磊晶成长在衬底2上设置氮化物半导体层4、氮化物半导体层5、及经掺杂氮化物半导体层8。在一些实施例中，栅电极在形成源极接触与漏极接触之前形成，栅电极9经组态与经掺杂氮化物半导体层8形成肖特基接面。

另于硬掩膜93上涂覆光刻胶94、94'，其经光刻及蚀刻工艺后，以定位栅电极9之位置。

参照图6(b)，在栅电极9上方形成经图案化的硬掩膜93、93'。之后可透过如光刻及蚀刻方式保留所欲的栅电极9、9'及经掺杂氮化物半导体层8的部分，视情况可对栅电极9、9'进行过蚀刻，以在表面84上定义与栅电极9电性连接的部分84a，以及邻接部分84a的部分84c，并在表面84'上定义与栅电极9'电性连接的部分84a'，以及邻接部分84a'的部分84c'。以上各组件的配置及形成方式如前文所述，随后剥离光刻胶94、94'及硬掩膜93、93'。

参照图6(c)，在栅电极9、9'、经掺杂氮化物半导体层8及氮化物半导体层5上方形成经图案化(patterned)的硬掩膜95，以定义表面86、86'的宽度，随后蚀刻经暴露的栅电极9、9'及经掺杂氮化物半导体层8、8'，以在经掺杂氮化物半导体层8的侧壁形成具有侧壁81a、表面86及侧壁81b的突出部/阶梯结构，并在经掺杂氮化物半导体层8'的侧壁形成具有侧壁81a'、表面86'及侧壁81b'的突出部/阶梯结构。有关光刻、蚀刻栅电极9、9'及经掺杂氮化物半导体层8、8'之内容已于前文描述，在此不再赘述。

参照图6(d)，视情况可对栅电极9、9'进行过蚀刻，以在表面84上定义与部分84a邻接的部分84b，并在表面84'上定义与部分84a'邻接的部分84b'，随后剥离硬掩膜93。有关过蚀刻栅电极之内容已于前文描述，在此不再赘述。

参照图6(e)，经形成非对称的栅极结构后，在栅电极9、9'上形成钝化层10及钝化层101。以上各组件的配置及形成方式如前文所述。

参照图6(f)，形成源极接触通孔与漏极接触通孔，并填入材料，形成源极接触6、6'与漏极接触7、7'。源极接触通孔与漏极接触通孔之形成方式已于前文描述，在此不再赘述。

参照图6(g)，将介电质层102沉积于钝化层101上。介电质层102(及介电质层103、104、105、106、及107)可透过以下方式沉积:化学气相沉积、高密度等离子体化学气相沉积(highdensityplasmacvd)、旋转涂布(spin-on)、喷溅(sputtering)等。接着以化学机械平坦化(chemical-mechanicalplanarization，cmp)处理介电质层102表面。

形成隔离区域15、151、152将高压组件1e(i)及低压组件1e(ii)的源极接触6、6'与漏极接触7、7'隔开。可使用布植隔离制程(implantisolationprocess)，并使用经图案化光刻胶1021，在未被经图案化光刻胶1021遮盖的面积中布植氮、氧、或氟等，这些元素会停留在氮化物半导体层4中，阻隔两侧的二维电子气41信道。

隔离区域15、151、152可包括介电质材料。隔离区域15、151、152可包括低介电常数(低k值)介电质材料。隔离区域15、151、152可包括氮化物、氧化物、或氟化物。隔离区域15、151、152可包括氧化硅、氮化硅、氮氧化硅、或氟掺杂硅玻璃(fluorine-dopedsilicateglass(fsg))。如欲隔离区域15、151、152中填充介电质材料，可于设置钝化层101之前，以光刻、蚀刻及沉积方式施作。

参照图6(h)，在介电层102上形成场板111。介电层102在大体上沿切线方向上将场板111及源极接触6隔开。以上各组件的配置及形成方式同「高压hemt器件之应用」乙节所述。

参照图6(i)，在高压组件部分1e(i)形成开口1031。开口1031暴露栅电极9之局部表面。可透过干式蚀刻或湿式蚀刻的方式形成开口1031。开口1031的配置及形成方式同「高压hemt器件之应用」乙节中有关开口1031者所述。

半导体组件1e包括高压组件部分1e(i)及低压组件部分1e(ii)。在制程进行到形成隔离区域15、151、152之前(包含形成隔离区域15、151、152之步骤)，高压组件部分1e(i)及低压组件部分1e(ii)具有相同的结构及流程，且可在相同的步骤中形成相同的组件。

高压组件部分1e(i)属于相对高电压的组件而低压组件部分1e(ii)属于相对低电压的组件。于半导体组件1e中，低压组件部分1e(ii)属于栅极先制制程。在形成隔离区域15、151、152之后，低压组件部分1e(ii)不会形成形成开口及t形电极。

高压组件部分1e(i)可以是栅极先制(gatefirst)的流程与栅极后制(gatelast)的混合制程。在形成隔离区域15、151、152之后，高压组件部分1e(i)继续形成场板111、形成开口1031、并形成t形电极14。

参照图6(j)，将t形电极14之各层沉积、填充至开口1031中，形成t形电极14。关于t形电极14之各层的材料选用、配置及形成方式同「高压hemt器件之应用」乙节所述。

场板112可与t形电极14一起形成。场板112可与t形电极14具有相同的材料。

参照图6(k)，制造hemt器件1e的操作可另包括形成介电质层104及场板113。

参照图6(l)，制造hemt器件1e的操作可另包括形成介电质层105并形成互连结构12穿过介电质层105至102，连接至源极接触6、6'与漏极接触7、7'。

制造hemt器件1e的操作可另包括形成金属层13及场板114在介电质层105上。

制造hemt器件1e的操作可另包括形成介电质层106覆盖金属层13及场板114。制造hemt器件1e的操作可另包括形成导体通孔121，其穿过介电质层106而连接至金属层13或互连结构12。制造hemt器件1e的操作可另包括形成金属层131连接至导体通孔121，并形成介电质层107覆盖金属层131。

高压组件部分1e(i)中可配置一或多个场板。低压组件部分1e(ii)中可配置一或多个场板。高压组件部分1e(i)及低压组件部分1e(ii)均可设置一或多个场板。低压组件部分1e(ii)中可不设置场板。

高压组件部分1e(i)可适用于500v以上的电压；高压组件部分1e(i)可适用于550v以上的电压；高压组件部分1e(i)可适用于600v以上的电压。低压组件部分1e(ii)可适用于10v至40v之间的电压；低压组件部分1e(ii)可适用电压相对小于高压组件部分1e(i)之电压。

高压组件部分1e(i)可形成在超晶格层32上。低压组件部分1e(ii)可形成在超晶格层32上。

如本文中所使用，为易于描述可在本文中使用空间相对术语例如“下面”、“下方”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等描述如图中所说明的一个组件或特征与另一组件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的器件的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。

应注意的系，本发明中描述的宽度、距离等数值仅为例示性，而本发明并不限于此。在一些实施方案中，在不悖离本发明发明精神的情况下，可根据发明实际应用的情况调整这些数值。

如本文中所使用，术语“大约”、“基本上”、“大体”以及“约”用以描述和考虑小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。如在本文中相对于给定值或范围所使用，术语“约”或"相似"通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中表示为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围包括端点。术语“基本上共面”可指在数微米(μm)内沿同一平面定位，例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面的两个表面。当参考“基本上”相同的数值或特征时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。

前文概述本发明的若干实施例和细节方面的特征。本发明中描述的实施例可容易地用作用于设计或修改其它过程的基础以及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。这些等效构造不脱离本发明的精神和范围并且可在不脱离本发明的精神和范围的情况下作出不同变化、替代和改变。

虽然通过特定优选的实施方案和示例性实施方案描述了本说明书的主题，但本说明书的前述附图和描述仅仅描绘了主题的实施方案的典型非限制性示例，因此并不将前述附图和描述视为限制其范围，对本领域技术人员而言，许多备选方案和变型都将是显而易见的。

如下文的诸项权利要求所反映，本发明的各方面具有的特征可少于前文公开的单个实施方案的所有特征。所以，下文表述的诸项权利要求特此明确地并入具体实施方式中，且每项权利要求本身都代表本发明的独立实施方案。此外，尽管本文描述的一些实施方案包含其他实施方案中包含的一些特征，却未包含其中包含的其他特征，但本领域技术人员应当理解，不同实施方案的特征的组合意在属于本发明的范围，而且意在形成不同的实施方案。