半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本发明涉及缘绝缘栅晶体管等那样地用栅电压电容耦合式地控制主电流的半导体装置，特别涉及绝缘栅式的电力装置和单片电力IC。
在有源半导体装置中，有双极型晶体管(BJT)、结型场效应晶体管(J-FET)、静电感应晶体管(SIT)、MOS型场效应晶体管(MOS-FET)、绝缘栅式双极晶体管(IGBT)、单栅式静电感应可控硅(SGSITH)等等。不论哪一种器件都是三端器件，两个主端子(发射极与集电极，源极和漏极，或阳极和阴极)和一个用于控制的端子。双极型的器件在主端子之间有pn结，电流越过在pn结上形成的电位势垒形成两种电荷流。在场效应晶体管(单极型的器件)的主端于之间仅有同一导电类型的半导体、主电流通路上没有pn结。流以单一的电荷。此外，在近年的低功耗化的倾向中，电压控制型的双极电力装置，例如IGBT(绝缘栅双极晶体管)、MCT(MOS可控晶闸管)、MAGT(MOS辅助栅可触发晶闸管)、EST(发射极开关晶闸管)之类的MOS复合半导体器件，作为大电流所用的装置正被人们开发。这些装置是电压驱动式的电力装置，由于易于使用，也由于来自系统一侧的要求很多，故作为对这些的回答的形式也在急速地被开发着。包括这些复合半导体器件在内，在电力装置中，要求高速大功率的同时。低通导电阻化是一重要的课题。因为降低通导电阻即导通时的电阻对电力装置的低功耗化和高效率化有好处。
但是，在现有的单极型半导体器件的情况下，即FET或SIT由于使用单一载流子，故存在着比起用半导体层的载流子密度决定的电阻值来，电导率上不去通导阻抗高的问题。比如说，在图55的JFET的情况下，要想使将成为沟道区n层2的电阻下降，就必须从一开始就先把n层2作成为高杂质密度。在图56的MOS-FET的情况下，由于形成了厚度薄的反转层使载流子流过、倘不把栅极宽度W加大使沟道面积展宽则通导电阻就不可能降低，但由于芯片的表面积所限，故无限制地增大沟道面积是不可能的。在示于图57的高耐压型MOS-FET(DMOS)的情况下，除去沟通面积的限制之外，还要加上特别是n-漂移区22的电阻影响通导电阻的问题。从图57可知，倘把栅极适度W增大，则漂移区22的电阻也可以下降，故加大栅极适度是一个重要的问题。
另一方面，在想使之流过更大的电流的情况下，大多采用如图58和图59那样的双极型器件。理由是，如果越过在pn结中形成的电位势垒而注入少数载流子，且其少数载流子密度与被注入区的多数载流子密度相同或更大时，则因电导调制效应视在电祖就会下降的缘故。即在图59的IGBT的情况下，由于将产生从p+集电极层29向n-漂移区22的少数载流子的注入C在图59中是向n型区注入空穴)，故n-漂移区22产生了电导率调制。但是，在IGBT这样的双极型器件的情况下，由于在主电流通路上有pn结，故存在着起因于pn结的内建势的偏移电压。反之，为了避免偏移电压，在使用单极型装置的情况下，载流子就不能上升到将成为沟通区的半导体层的杂质密度以上。鉴于这一点，由于从阳极95注入了空穴，故示于图60的双栅型SITH(以下称之为DGSITH)可以利用双极型的电导率调整效应，而且，仅在p+阳极95一侧具有pn结。在DGSITH中，在关断时已贮存于p+阳极95一侧的电子介以将成为第2栅极(G2)93的n+区被抽出来，故不会产生尾(tail)电流，可以进行高速开关。即，DGSITH比之IGBT具有其主电流通路中pn结的数字少，偏移电压小的特征，有报告说在1800V-100A级别的器件中，正向电压降为1.2V这样的值。但是，DGSITH由于具有第1栅极(G1)91和第2栅极(G2)93，故将变成4端子器件，故具有栅极驱动电路会变得复杂，此外，因需要两面的掩模对准工序等等将使制造工序复杂这样的缺点。特别是在基板的垂直方向上，要想制作图60所示的那种分层构造，就需要高级的外延生长技术，要实现低廉的造价是困难的。
作为电力装置的特性低通导电阻化是重要的这一点在前边已说过了，但低通导电阻化和高耐压化的要求是相互矛盾的。即在示于图56的MOS-FET中，若缩短沟通长L，则虽然变成了低通导电阻，但却不能高耐压化。在示于图57的DMOS或者示于图59的IGBT中也是一样，为要高耐压比，把n-漂移区22的距离Ld增大则可以高耐压化，但却不能得到低通导电阻。
为了改善高耐压化与低通导电阻化这种矛盾的关系人们进行过的p+集电极层29的前面上形成示于图61的那种n+缓冲层229的尝试。即把n-漂移层22的厚度作得尽可能的薄，并用n+缓冲层229来防止在p+集电极层29和p基极层23之间加上高电压时的穿通。但是n+缓冲层229的厚度和杂质密度的设计是不容易的。特别是在批量生产现场，常常发生得不到理论设计时的那样的耐压、结果不得不变更n+缓冲层的设计或者半导体基板的厚度的事态。特别是为了低通导电阻化，需要把n-漂移层22作得薄到100μm-50μm以下，要实现这样薄的层就必须用外延生长来形成n-漂移层22。而且在这种情况下，n+缓冲层229也要用外延生长来形成，而外延生长技术本身也要求是高级的。这是因为存在着来自n+缓冲层229的自动掺杂和外扩散的问题的缘故。而且即便是在这种情况下，在因设计规格的变化而形成有了耐压的变更的情况下，或者倘得不到设计那样的耐压，就必须变更外延生长的条件等的工艺设计或外延生长装置本身，使生产性变得极其之坏。虽然可以在n-基板22的背面用扩散来形成n+缓冲层229和p+集电极层29，但在低通导电阻的产品中，由于不得不把n-基板22的厚度作成约50μm，故是不现实的。把n-基板22的厚度t作成100μm以下，这在机械强度中是困难的。因为通常作为标准品没有任何一个半导体大片供应厂家也不会提供这么薄的半导体基板。不管怎么作，在现有技术中为了高耐压化和低通导电阻化的设计是极其困难。
鉴于以上的各个问题，本发明的目的是试图提供一种易于高耐压化、大电流化，而且通导电阻低的电力装置和单片电力IC。
特别是在电力装置中，单位面积的通导电阻的低值化是重要的，但本发明却想提共一种新颖的半导体装置，特别是绝缘栅式半导体装置等的电压驱动型的半导体装置。在这种装置中可以用小的芯片面积降低通导电阻。
为此，本发明依据与现有技术完全不同的设计原理设计了半导体装置。即，现有的半导体装置可以粗分为示于图56，图57和图59的那样的横向式的半导体装置和示于图60，图61的那种纵向式的半导体装置。所谓横向式，指的是如图56，图57和图59所示，在半导体基板的主表面上主电流平行地流动，其主电流局部存在于半导体主表面近旁的表面区域内，并与半导体主表面平行地分布的半导体装置。其中的所谓主电流，指的是在第1主电极区域(源极区域，发射极区域或者阴极区域)和第2主电极区域(漏极区域，集电极区域或阳极区域)之间流动的电流，是用加到控制电极(栅极电极或者基极电极)上的控制电压或者经由控制电极而流动的控制电流进行控制的电流。在横向式中，主电流分布在栅极宽度W的方向上。即主电流局部存在并分布在与主电流垂直的方向上且与主表面为平行方向的薄的表面层上。另一方面，所谓纵向型，是如图60和图61所示那样，主电流虽然在与主表面垂直的方向上流动。但主电流的分布方向即栅极W的方向却是与主面平行的方向。不过在即使是纵向型也形成埋层集电极区域或埋层漏极区域，并与已形成了源极的表面相同的表面上形成集电极电极引出区域或漏极电极引出区域的半导体装置中，在弯曲的部分电流通路中也附带地拥有与主表面平行的成分。但是，即便是在这种情况下，可以用控制电极直接控制的部分的主电流的大部分的方向，即对主动作来说最为重要部分的主电流的方向也是大体上与主表面垂直的方向，这是很明显的。在本发明中，重要的是这种可以用控制电极直接控制部分的主电流的方向。
本发明涉及与这些现有的横向型半导体装置以及纵向型半导体装置完全属于不同的范畴的新颖的构造的半导体装置，如图1(a)，14(b)，24(b)等所示，主电流与主表面平行地流动，而且，在与主表面垂直的方向上有栅极宽度W(以下有时称之为沟通宽度W)并有电流分布。即在现有技术中，在不存在沿与主表面垂直的方向上分布有主电流的半导体装置这一点上，本发明是一种全新的构造，应用这种构造，栅极宽度W(沟道宽度W)不受芯片表面的限制，而是变成为可以任意地增大。
说的再具体一点，本发明的特征是如图1(a)，14(b)，24(b)，36(b)和41(b)等所示。以在形成于半导体基板82的上边的底面绝缘膜8的上边，或者如图20(b)等所示那样的相反的导电类型的半导体基板83上边形成的第1半导体区域2，22为主电流的电流通路，使主电流在与第1半导体区域2，22的表面平行的方向上流动。此第1半导体区域2，22的特征是至少具备有实质上具有垂直的侧壁部分且形成为岛状、并在由该第1半导体区域构成的岛的侧壁部分上形成的器件隔离绝缘膜1；被形成为从第1半导体区域2，22的表面到达底面绝缘膜8的将构成第1主电极区域的第2半导体区域5，24，241，287；将成为第2主电极区域的第3半导体区域4，29，293；在第2半导体区域4，24，241，287和第3半导体区域5，29，293之间形成，且从第1半导体区域2，22的表面开始，实质上具有垂直的侧壁并达到底面绝缘膜8或者相反导电类型的半导体基板82的栅极凹沟部分；形成于该栅极凹沟部分内侧壁上的栅极绝缘膜6；被形成于该栅极绝缘膜6上使得把栅极凹沟部分填平的栅极埋层电极7，37。此外，在本发明中，第1和第2主电极区域的金属电极10，11，34，39，341，342都已形成于第1半导体区域的表面上。
倘采用这种构成，则即使是电介质隔离基板(DI基板)或结隔离基板(JI基板)或者其他的器件隔离构造也都可以，但在用指定的方法进行器件隔离的第1半导体区域2，22的内部排列有一直达到底面绝缘膜8或者相反的导电类型的半导体基板83的深栅极沟，在反向偏置时，如图2(a)所示，由于从栅极绝缘膜6扩展的耗尽层12彼此间相遇故将变为截止态，在正向偏置时，如图2(b)所示，在栅极绝缘膜近旁将形成积累层13，因而可以提高载流子密度，降低通导电阻。而且，与现有的平面型MOS-FET等仅把相当于第1半导体区域的半导体层薄的表面层部分局部性地用作电流通路(所谓沟道)相比，倘依据本发明的特征，则具有和平面型MOSFET等同样的金属电极(源极金属电极和漏极金属电极)配置构造，同时可以把从第1半导体区域2，22到离开的较深的部分之间用作沟道，故实效性地增大了沟道宽度Weff。即可以对相邻的栅极凹沟部分相互之间的间隔S，把沟道宽度W作成为W＞S因而，倘采用本发明的构成，则可以用栅极凹沟部分的条数和第1半导体区域2，22的厚度实效性地决定沟道宽度Weff，与现有的平面型MOSFET相比，飞跃性地，实效性地增大了沟道宽度Weff。结果是，在现有的半导体装置中，只能把活性层的表面的一部分局部性的用作沟道区域，但倘用本发明，则可以被利用为沟道区域的活性层的区域将会飞跃性地增大。而且，由于具有和主电极区域的金属电极全都在同一平面上的平面型MOSFET等同样的金属电极构造，故器件之间的隔离和表面布线都是容易的。因而是一种适合于电机驱动用的简洁的电力IC(smart power IC)那样的多种多样的半导体器件的集成化的构造。
此外，由于载流子在体内渡越，故载流子的迁移率高，易于高gm化。此外，由于和纵向式不同，载流子在与基板平行的方向上飞越，故如图54所示，易于以结晶学方式选定迁移率将变成最大的方向或者载流子的飞越速度将会成为最大的方向，能够进一步高速化。即，易于选定载流子的迁移率μFE和载流子的渡越速度最大的晶体方位。
此外，倘采用本发明，则用现有的纵向型构造难以实现的双栅构造等复杂的构造可以容易地实现。
图1(a)是本发明的第1实施形态所涉及的IGBT的平面图、图1(b)是本发明的第1实施形态所涉及的IGBT的剖面图。
图2(a)和图2(b)用于说明第1实施形态10个涉及的IGBT的动作。
图3(a)-3(c)是用于说明栅极凹沟部分的间隔S和最外侧的凹沟部分与器件隔离沟之间的间隔Ss的关系的附图。
图4用S和Ss的关系，示出了Id-Vg特性将如何变化。
图5示出了S＜Ss时的Id-Vg特性。
图6示出了S＞Ss时的Id-Vg特性。
图7(a)-7(c)用于说明本发明的第1实施形态的IGT的制造工序。
图8(a)-8(c)用于说明本发明的第1实施形态的另外的制造工序。
图9(a)-9(c)用于说明本发明的第1实施形态的再一种制造工序。
图10是本发明的第1实施形态的IGT的第1变形例的平面图。
图11的平面图示出了本发明的第1实施形态的IGT的第2变形例。
图12的平面图示出了本发明的第1实施形态的IGT的第3变形例。
图13(a)的平面图示出了本发明的第1实施形态的IGT的第4变形例，图13(b)，图13(c)是其剖面图。
图14(a)是本发明的第2实施形态的IGT的平面图，图14(b)是其剖面图，图14(c)是其鸟瞰图。
图15(a)-15(c)用来说明本发明的第2实施形态的IGT的制造方法。
图16(a)-16(c)用于说明本发明的第1实施形态的IGT的制造方法。
图17(a)是本发明的第2实施形态的第1变形例所涉及的IGT的平面图，图17(b)是其剖面图。
图18(a)-18(d)用来说明本发明的第2实施形态的第1变形例的制造工序。
图19是本发明的第2实施形态的第2变形例所涉及的IGT的平面图。
图20(a)是本发明的第2实施形态的第3变形例所涉及的IGT的平面图，图20(b)，图20(c)是其剖面图。
图21(a)和21(b)是本发明的第2实施形态的第4变形例所涉及的IGT的剖面图。
图22(a)是本发明的第2实施形态的第5变形例所涉及的IGT的平面图，图22(b)，22(c)是其剖面图。
图23(a)是本发明的第2实施形态的第6变形例所涉及的IGT的平面图，图23(b)，23(c)是其剖面图。
图24(a)是本发明的第3实施形态所涉及的IGBT的平面图，图24(b)是其A-A方向的剖面25是本发明的第3实施形态所涉及的包括IGBT的相邻单元的平面图。
图26(a)-26(c)用来说明本发明的第3实施形态所涉及的IG-BT的制造工序。
图27(a)、27(b)用来说明本发明的第3实施形态所涉及的IG-BT的制造工序。
图28(a)的平面图用于说明本发明的第3实施形态所涉及的IGBT的第1变形例，图28(b)是其A-A方向的剖面图。
图29(a)的平面图用于说明本发明的第3实施形态所涉及的IGBT的第1变形例的制造工序，图29(b)是其剖面图。
图30(a)是本发明的第3实施形态所涉及的IGBT的第2变形例的平面图，图30(b)是其A-A方向的剖面图。
图31(a)是本发明的第3实施形态所涉及的IGBT的第3变形例，图31(b)是其A-A方向的图31(c)是其B-B方向的剖面图。
图32是本发明的第3实施形态所涉及的IGBT的第4变形例的平面图。
图33的平面图示出了本发明的第3实施形态所涉及的IGBT的第4变形例的另一构造。
图34(a)和34(b)是本发明的第3实施形态所涉及的IGBT的第5变形例的平面图。
图35(a)是本发明的第3实施例的第6变形例所涉及的双栅极IGBT的平面图，图35(b)是其剖面图。
图36(a)是本发明的第4实施形态所涉及的MC-SITH的平面图，图36(b)是其剖面图。
图37(a)是MC-SITH的等效电路，37(b)示出了MC-SITH的栅极驱动脉冲的波形。
图38(a)是本发明的第4实施形态所涉及的MC-SITH的变形例的平面图，图38(b)是其剖面图。
图39是本发明的第5实施例所涉及的MCT的平面图、图39(b)是其剖面图。
图40(a)是本发明的第5实施形态所涉及的MCT的等效电路。
图41是本发明的第6实施形态所涉及的EST的平面图、图41(b)是其剖面图。
图42是本发明的第6实施形态所涉及的EST的等效电路。
图43(a)是本发明的第7实施形态所涉及的HEMT的平面图，图43(b)，43(c)是其剖面图。
图44(a)，44(b)用于说明本发明的第7实施形态所涉及的HEMT的制造工序。
图45(a)，45(b)用于说明本发明的第7实施形态所涉及的HEMT的制造工序。
图46是本发明的第8实施形态所涉及的分割栅极型IGT的平面图。
图47(a)-47(c)是本发明的第8实施形态所涉及的分割栅极型IGT的变形例的平面图。
图48是本发明的第9实施形态所涉及的半导体装置的平面图。
图49是本发明的第9实施形态所涉及的半导体装置的Id-Vg特性图。
图50(a)和图50(b)是本发明的第9实施形态的第1变形例所涉及的半导体装置的平面图。
图51是本发明的另一实施形态的平面图。
图52是本发明的再一实施形态的平面图。
图53(a)，53(b)是本发明的再一实施形态的电路图和平面图。
图54示出了迁移率对单晶面的依赖性。
图55示出了现有结型FET的构造。
图56示出了现有MOSFET的构造。
图57示出了现有横向型DMOS的构造。
图58示出了现有双极晶体管的构造。
图59示出了现有横向型IGBT的构造。
图60示出了现有双栅极SITH的构造。
图61示出了现有纵向型IGBT的构造。
以下参照


本发明的实施形态。在图1(a)和(b)中示出了在本发明的第1实施形态所涉及的SOI基板上形成的绝缘栅式晶体管(IGT)的构造。图1(a)为其俯视图，图1(b)是其剖面图。图2(a)和图2(b)是用于说明本发明的第1实施形态所涉及的IGT的动作原理的图，抽取并画出了栅部分。如图1(a)所示，在把周边用器件隔离膜1和器件隔离孔填充物3隔离开来的将形成第1半导体区域的n型半导体层2的表面的两端形成了由杂质密度约为1×1018～1×1021cm-3的n+扩散层构成的源极扩散层(第2半导体区域)4和漏极扩散层(第3半导体层)5。源扩散层4和漏扩散层5，如图1(b)所示，被形成为深到一直达到底面绝缘膜8上，在其上部则分别设有金属源极电极10和金属漏极电极11。在n型半导体层2的中央部分设有5个栅极凹沟部分。
如图1(b)所示，在本发明的第1实施形态中，在把用氧化膜等形成的底面绝缘膜8的上边形成了将成为沟道的n型半导体层2的SOI基板用作基板。SOI基板可用硅直接结合法(SOBSilicon DirecfBonding)形成。n型半导体层2的周边部分，如图1(a)所示，配置有器件隔离沟，在该器件隔离沟的表面上形成了器件隔离绝缘膜1，而在与相邻的其他器件的器件隔离绝缘膜(图中略去)之间形成了多晶硅之类的器件隔离沟填充物3、形成了DI(电介质隔离)构造。就是说，在图1(a)中，仅仅示出了器件隔离沟的一方的侧壁。器件隔离沟是一U型沟。在n型半导体层2的中央部分栅极凹沟部分如图1(b)所示，被形成为从表面一直深到达到底面绝缘膜8，且在其栅极凹沟部分的内壁表面上形成了厚度30～150μm的栅极绝缘膜6，进而，在其表面上即在栅极凹沟内部形成掺有杂质的多晶硅即掺杂多晶硅(DOPOS)等的栅极埋入电极7。栅极埋入电极既可用W(钨)等高融点金属或者它们的硅化物WSi2，MoSi2，TiSi2，CoSi2等，也可以是多硅化物。
在图1(a)中。相邻的栅极凹沟的栅极绝缘膜6相互之间的距离间隔S和、最外侧的栅极凹沟的栅极绝缘膜6与周边的器件隔离绝缘膜1的间隔S2可以选为使得在n型半导体层2中形成的沟道被夹断。即在不加栅极电压的状态下，要使沟通夹断的话，在n型半导体层2的杂质密度ND＝1×1015cm-3左右的情况下，可使S＝1.6μm，Ss＝0.8μm以下。在杂质密度ND＝1×1014cm-3，1×1013cm-3的情况下，可分别使S＝4.5μm，12μm以下。这样一来，若选择ND和S则如图2(a)所示，耗尽层12向n型半导体层2的沟道中扩展，沟道夹断。但是，不言而喻，这个值将随着栅极绝缘膜的种类、其厚度，或者栅极绝缘膜和一半导体层2之间的界面能级的变化而变。在此，可假定Ss＜S/2，作为Ss＜＜S/2的极限也可使Ss→0。即可使栅极氧化膜6与器件间隔离绝缘膜接触。借助于作成这种构造，在本发明的第1实施形态中，当给金属栅极电极9加上负偏(反偏)时，则如图2(a)所示，耗尽层12将从栅极向n型半导体层2中扩展，在耗尽层中，断开了源扩散层4和漏扩散层5之间的导通、器件变成了截止状态。相反，如果加上正的偏压(正向偏置)则如图2(b)所示，形成了贮存层13、有了低通导电阻并在源扩散层4和漏扩散层5之间电流流动。在栅极电压为零状时，仅用表面势能使沟道夹断，并使得在栅极电压正向偏置时形成贮存层13则将变成所谓的常关型动作。另一方面，如果选择ND和S，使得栅极电压为0V且在沟道中残存有中性区，然后再加上栅极电压使沟道夹断，则将变成为常开型的动作。但是，实际上夹断点的电压随着加到漏极区域的电压而变，故必须考虑考虑到栅极电压和漏极电压这两方的2维电位。如图2(a)、图2(b)所示，在栅极长L是够小的情况下，夹断点将变成由栅极电压和漏极电压决定的、所谓的用数学语言来说的“鞍部点”。
最外侧的栅极凹沟的栅极绝缘膜与周边的器件隔离绝缘膜1之间的间隔Ss和中央部分的栅极凹沟相互间的间隔S之间的关系，可根据本发明的第1实施形态的IGT的用途进行选择。以下对S与Ss的关系进行讲述。图3(a)，图3(b)和图3(c)分别是用于说明S＝2Ss，S＜2Ss和S＞2Ss时的耗尽层的扩展的附图。在S＜2Ss的情况下，即使中央部分的沟道夹断，由于最外侧的沟道未夹断故也会产生反向漏电流，并在栅极电压VG大的区域上如图4的虚线所示，ID-VG特性将从直接特性偏离开来。而且，图4的横轴用在中央附近的沟道夹断的栅极电压Vg0进行归一化。另一方向如图3(c)所示，在S＞2Ss的情况下，两侧的沟道先夹断，并在如图4的点划线所示的那种VG小的电压区域上从直接特性偏离开来。直接性最好的是示于图3(a)的那种在沟道一地夹断的情况下，将变成图4的实际所示的那种特性。当然，图4的ID-VG特性是忽略了漏极电压的效果的模式性的图，如果考虑漏极电压的效果，则即使是VG＝Vg0，沟道中也有电流流动。因而在考虑了漏极电压的效果的二维势垒的解析中，虽然会因构造和区域等而变，但存在着可以用指数函数法则表示的ID-VG特性的区域是不言而喻的。为了简化说明起见，我们用一维势垒进行了说明，但最外侧的沟道的效果，如果增大沟道的条数，则会相对的变小。图5为在S＜Ss的情况下，图6为在S＞Ss的情况下，对栅极凹沟为5(沟道数目为6)，和栅极凹沟为39(沟道数目为40)进行比较的情况。由图可知以虚线表示的沟道数多的一方比用实线表示的沟道数少的情况相比，最外侧的沟道的效果相对地变小了。
本发明的第1实施形态的构造，倘利用示于图7(a)～图7(c)的那样的制造方法则很容易制造，即(1)首先，在(100)面等指定的面方位的硅基板82的表面上，用热氧化法或CVD法形成作为厚1μm的底面绝缘膜8的SiO2膜。CVD既可以应SiH4与N2O进行反应的CVD，也可以应TEOS(Te-traethylorthosilicate；Si(OC2H5)4)等的有机硅源。其次，准备好已把表面研磨成镜面的将成为第3半导体区域2的n型硅基板，亚介以底面绝缘膜8，如图2(b)所示，把硅基板82与n型硅基板2的镜面相互粘在一起进行热处理。即用所谓的SDB法形成SOI基板。这时也可加上电压进行热处理。其次，研磨n型基板2并进行厚度调整，使硅基板2的厚度变成为所希望的栅极宽度W，比如说变成10μm。
(2)其次，把用SDB法形成了的n型硅基板2的表面再进行热氧化形成厚度350-700nm的氧化膜21，接着用光刻法刻蚀去掉氧化膜的指定的部分，并如图7(a)所示，形成窗口部分304，305。其次以此氧化膜21为掩模对n型半导体层2，用使用了SF6，CF4或者SiCl4等的RIE或者ECR离子刻蚀技术(如图1(b)所示)形成第1和第2凹沟314，315，使之一直达到底面绝缘膜8。接下来，用使用了POCl3，AsCl5，或者SbCL3等等的气相扩散法使n型杂质(P，As或Sb等)从凹沟314，315的侧壁横向扩散。即如图7(b)(和图1(b))所示，以凹沟的侧壁为扩散窗口向n型半导体层2中进行横方向扩散直到达到所希望的深度，以形成n+源扩散层4和n+漏扩散层5。
(3)其次，用光刻法和使用了SF6，CF4或SiCL4等等的RIE，ECR等离子刻蚀技术等等，如图7(c)所示，作成第3和第4凹沟316，317和栅极凹沟361，362，……，365，直到达到底面氧化膜8为止。这些凹沟的形成也和第1和第2凹沟314，315一样，以氧化膜21为掩模进行。
(4)其次，在凹沟314，315，316，317和栅极凹沟361，362，……，365的表面上用热氧化等等形成氧化膜6和器件隔离绝缘膜1。
(5)接着，在该栅极氧化膜6和器件隔离绝缘膜1的表面上，用减压CVD法等等淀积非掺杂的多晶硅(以下称之为NDPOS)3，以埋入各自的凹沟。
(6)再用离子注入(和之后的热处理)向栅极凹沟的多晶硅(ND-POS)中扩散硼(B)等的杂质形成DOPOS栅极埋入电极7。或者，也可以埋入器件隔离沟的多晶硅3作为NDPOS，以埋入栅极凹沟的多晶硅7为DOPOS分别进行CVD。更为希望的是用W等的高融点金属或者它们的硅化物膜的选择CVD来埋入栅极凹沟，则栅极埋入电极7的电阻将下降。
(7)接下来，用光刻法刻蚀氧化膜21的指定的场所，开扩散窗口，以加速电压50-80KeV、剂量＝6×1015～2×1016cm2，注入75As+或31p+等离子使之达到指定的深度并进行热处理，则如图1(b)所示，将形成n++源接触层44，n++漏接触层55。n++源接触层44，n++漏接触层55虽然也可以略去，但为了降低下面要说明的对金属源极电极10和金属漏极电极11的欧姆接触电阻，为了降低通导电阻，最好形成。
(8)再次应用光刻技术，开规定的接触也、并用Al，Ti/Al，Al-Si等的金属化工序形成金属源极电极10，金属漏极电极11，金属栅极电极9，则就完成了示于图1(a)和图1(b)的本发明的第1实施形态所涉及的半导体装置。
如果本身为活性层的n层硅基板2的厚度W约为5μm的话，则从n型硅基板2的表面把磷(P)等扩散到深度直到5μm是比较容易的但在厚度W为10-20μm时，则要在温度进入1150℃-1200℃的高温下进行长时间的扩散，并将因热处理而产生新的晶体缺陷。若再进行更深的扩散，由于当然也要产生横方向扩散，故构造的微细化将变得困难，进而还会使芯片单位面积的通导电压变高。此外，扩散需要长时间这一点在造价方面也是不利的。因而，通过采用不是从表面进行扩散，而是如上所述，使之从凹沟侧壁横方向进行扩散来形成n+源/漏扩散层4，5，得以实现适于高速动作的微细加工，生产性也提高了而不会伴之以晶体缺陷的产生。
另外，上述工序是一个例子，也可以先形成凹沟316，317，然后再形成凹沟314，315。图8(a)-8(c)就是说明这种情况的制造工序的附图，a)首先如图8(a)所示，形成凹沟316，317，形成器件隔离绝缘膜1，并淀积NDPOS等的器件隔离沟埋入物3。
b)其次，如图8(b)所示，应用光刻法和RIE法等等形成凹沟314、315(在图8(b)的中略去已存在于图的左方的沟314)。
c)接着，以凹沟314、315的侧壁部分为扩散窗横向扩散n+杂质，用这种方法，如图8(c)剖面图所示，形成了深达底面绝缘膜8的n+源扩散层4、n+漏扩散层5(在图8(C)中，省掉了n+源扩散层4的图示)。
d)之后，在凹沟314、315上形成器件隔离绝缘膜1，并用ND-POS等埋入凹沟314、315。
e)接下来，形成深达底面绝缘膜8的凹沟361、362，…，365，并在其表面上形成栅极绝缘膜和DOPOS等的栅极埋入电极7。
其后的工序可以与前的工序(7)-(8)相同。
图9(a)～9(b)示出了最外侧的栅极凹沟接连到器件隔离区上的S2≤0的情况下的制造工序。图9(a)(如图8(b)所示)，示出了用NDPOS等把凹沟316、317埋入之后的状态。其后，如图9(b)所示)，用使用了C3F8等等的ECR离子刻蚀法，贯通器件隔离绝缘膜1形成的栅极凹沟361、362，…，365，使得最外侧的凹沟361，365，如图9(b)、图9(c)所示，一直被吞进到NDPOS层3。图9(c)是可看到凹沟361一侧的鸟瞰图。其后，如图9(d)所示，用热氧化等在凹沟361、362，…，365内形成栅极绝缘膜6，再在其表面上形成DOPOS等的栅极埋入电极7，则完成了S≤θ时的构造。
此外，在以上的本发明的第1实施形态的说明中，如图1(a)所示，栅极凹沟的个数示出的是5的情况，这只是一个例子，只要至少有一个以上的凹沟，本发明的半导体装置就动作。栅极凹沟的个数可与所希望的控制电流(动作电流)的大小相吻合地任意进行设计。
变形例1-1图10示出了本发明的第1实施形态的IGT的第1变形例的俯视图。在此第1变形例中。为了积极地利用贮存层13的效果，把栅极凹沟的长度沿着电流通路(沟道)加长了。比如说，沟道长L＝50～150μm。这样的话，在正偏压时由于形成了贮存层13，故导通时的n型半导体层2的电荷密度增高，而是实效性的沟道宽度由n型半导体层2的厚度W决定，故器件的通导电阻得以降低。即使在本发明的第1变形例中使Ss＜S/2或使Ss＞S/2，也可以根据所需望的性能规格选定。通常令人满意的是使Ss＞S/2，作为极限，如图9(e)所示，也可以使栅极氧化膜6与器件间隔离氧化膜接连而形成，使Ss＝0。
变形例1-2
示于图11的本发明的第1实施例的第2变形例是器件耐压不太需要时的器件例子。如果把沟道长L再加长，使贮存层形成为把两端的n+源扩散层4和n+漏扩散层5连在一起的形式，则通导电阻下降得最多。但是，在这种情况下，由于栅极绝缘膜一直达到了源/漏扩散层，故将由栅极绝缘膜6的耐压来决定器件的耐压。
变形例1-3图12是已考虑了耐压面的本发明的第1实施形态的第3变形例所涉及的半导体装置俯视图，靠近n+源扩散层4配置了栅极凹沟。已通过了栅极氧化膜近旁的贮存层13的电子用漏极一侧的强电场加速使之漂移，渡越漏极扩散区5的前面的n+半导体层25。因而，如果向这一部分注入密度足够高的电子则漂移渡越层25中的通导电阻的贡献就几乎可以略去不计。此外，由于载流子要在整个漂移渡越层25的体内渡越，故也不存在在表面层附近的迁移度下降之类的问题，而且，漂移渡越层25的实效的断面积，即对于载流子漂移渡越的方向垂直的方向断面积增大了，故通电电阻将变小。即可用漂移渡越层25使栅漏之间的耐压提高的同时，还可以把通导电阻的增大控制为最小限度。在图12的第3变形例中，如果再进一步短沟道化，使得把栅极长L仅仅剩下源扩散层4一侧的部分，比如说使沟道长L为2-5μm，并使得沟道中的电阻所产生的负反馈消失的话，则将变成与MOSSIT同样的动作。在这种情况下，由于漏极一侧的电场将影响n+源扩散层4前面的势垒高度。故电子将越过由栅极势垒和漏极势垒形成的“鞍形部分点”进行注入，之后，在整个漂移渡越层25中进行漂移渡越。但是，与现有的MOS SIT不一样，在n型半导体层2的表面更深的部分上形成了沟道区域。使电子在与表面平行的方向上渡越。使电子在距表面深的区域渡越，而且使之形成多沟道，由此飞跃地增大了实效的沟道宽度Weff。即主电流分布于与表面垂直的方向上这一点与现有的MOSSIT完全不一样。此外，MOSSIT的互导gm由半导体表面的迁移率决定，但本发明的IGT由于载流子在距表面深的部分中渡越，故由体的迁移率决定互导gm，gm比通常的平面型MOSSIT要大。虽然在长沟装置中也有同样的效果，但在本发明的主电流在对表面垂直的方向上分布的IGT中，互导gm比通常的平面型MOSFET高，因而可以高速动作。
变形例1-4本发明的第1实施形态的IGT并不限于以所说明的绝缘隔离(DIDilecruic Isolation)构造，如图13(a)～13(c)所示，也可以是pn结隔离(JIJunfion Isolation)构造。图13(b)是图13(a)的A-A方向的剖面图，图13(c)是图13(a)的B-B方向的剖面图。即本发明的第1实施形态的变形例4、如图13(c)、13(c)所示，在p基板83的上部形成了用P+隔离区84围起来的n-半导体层2。在被形成为岛状的n-型半导体层的两侧，形成了n-源扩散层4和n+i漏扩散层5。在n+源扩散层4与n+漏扩散层5之间，形成了栅极凹沟，在其表面上形成栅极绝缘膜6，然后再埋入栅极埋入电极7。栅极凹沟如图13(b)所示必须达到p基板83，但为要得到高耐压n+源/漏扩散层4，5希望不要达到p基板83。即便是在这种情况下，沟道宽度W(栅极宽度)也将为从表面向垂直方向测量，故不受芯片表面积的限制，可以自由地选择沟道宽度W，故单位芯片面积的通导电阻得以飞跃地降低。
图14(a)是本发明的第2实施形态所涉及的IGT的平面图，图14(b)是其A-A方向的剖面图。而图14(c)是示出其一部分的鸟瞰图。如图14(a)～14(c)所示，在本发明的第2实施形态中，把在以氧化膜等形成的府面绝缘膜8的上边形成的将成为第1半导体区的n-半导体层22的SOI基板用作基板。SOI基板和第1实施例相同，可以用SDB等形成。n-型半导体层22的周边部分如图14(a)所示配置有器件隔离沟，并在其器件隔离沟的表面上形成器件隔离绝缘膜1，再在与图14(a)、(b)的右侧的相邻近的其他的器件之间形成ND-POS等的器件隔离沟埋入物3以形成DI构造。n-型半导体层22的中央部分的栅极凹沟被形成为以表面深达府面绝缘膜，在其栅极凹沟的内壁表面上形成厚度为30～150mm的栅极绝缘膜6，再在其表面上即栅极凹光的内部形成DOPOS等的栅极埋入电极37。栅极埋入电极既可以用W(钨)等的高融点金属或它们的硅化物WSi2、MoSi2、TiSi2、CoSi2等等，也可以用聚硅化物(Polycide)。在n-半导体层22表面的两端形成金属源极电极10和金属漏极电极11，并在这些金属电极的下部，由杂质密度1×1018cm-3～1×1021cm-3左右的n-扩散层构成的n-源扩散层(第2半导体区)4和n+漏扩散层(第3半导体区)5，形成为深达底面绝缘膜8。另外，与n+源扩散层4相邻近，在与n-半导体层22的界面上形成深达底面绝缘膜8将成为第4半导体区的P基极层23。以后，把P基极层23和n+漏极扩散层之间的半导体层叫做“n-漂移层”22。金属源电极19形成为与两方连接以使得把源扩散层4与P基极层23短路。
示于图14(a)-14(c)的IGT的导通借助于把金属源电极10接地并在给金属漏极电极11加上正电压的状态下对栅极埋入电极7加上相对金属源极电极10的正电压来实现。当给栅极埋入电极7加上正电压时，在P基极层23的侧壁部分上形成反型沟道。电子从n+源区域4通过反型沟道流入漂移层22内，使本发明的第2实施形态涉及的IGT导通。当给栅极埋入电极7加上低于阈值的电压或负电压时，P基极层23的侧壁面的反型沟道就消失了，来自n+源区4的电子流入停止，IGT截止。
在本发明的第2实施例中，IGT的实效性的沟道宽度Weff，如从图4(b)所了解的那样。由n-漂移层22的厚度W和沟道的数目之积决定，故即使芯片面积受到限制，也可以在与基板表面垂直的方向即深度方向上自由地选定沟道宽度Weff。因而，同一芯片面积的通导电阻变得极其之小。此外，由于电子在离开n-漂移层22的表面的整个体内实效性地渡越。故可以实现高迁移率，低电阻且高速开关动作而不受表面散射和表面缺陷的影响。
本发明的第2实施形态所涉及的IGT可用示于图15(a)-15(c)，16(a)-16(c)的那样的工序简单地制造。
a)首先，与本发明的第1实施例一样，用SDB法在硅基板82的上边的底面绝缘膜8的上形成n-半导体层22。其次在该n-半导体层22的表面上以350-700nm的厚度形成热氧化膜21之后，用光刻法和RIE刻蚀除护氧化膜21上的指定部分。
b)其次，如图15(a)所示，以氧化膜21为掩摸，用RIE或ECR离子刻蚀法形成凹沟316，317，一直达到底面绝缘膜。再形成器件隔离绝缘膜1，并淀积NDPOS之类的器件隔离沟埋入物3。
c)其次，如图15(b)所示，用光刻法和RIE法等等形成一直达到底面绝缘膜8的凹沟314。接着，以此凹沟314的侧壁部分为扩散窗口，横向扩散P型杂质，例如硼(B)。图15(c)是图15(b)的剖面图，该图示出了借助于横向扩散，直到深达底面绝缘膜的位置所形成的P基极层23。
d)其次，如图6(a)所示，用光刻法和RIE直到底面绝缘膜8形成凹沟315。接着以凹沟314，315的侧壁部分为扩散窗口，横向扩散磷(P)，砷(As)等的n+杂质，由此，如图16(b)的剖面图所示，形成深到底面绝缘膜8的n+源扩散层4、n+漏扩散层5。图16(a)是图16(b)的平面图。
e)其次，如图16(c)所示形成梳状的栅极凹沟。栅极凹沟形成在从n+源扩散层4的位置开始，越过P基极层23到达将成为n-漂移层的n-半导体层22的位置上。在栅极凹沟的表面上形成栅极绝缘膜6，然后再形成DOPOS等的栅极埋入电极7。
f)其次，如图14(b)所示，形成金属源极电极10，使得把P基极层23与n+源扩散层4短路。如在n+漏扩散层5的上部再形成金属漏极电极11，则就完成了本发明的第2实施形态的IGT。
本发明的第2实施形态显不受限于以上的构造，种种的变形例是可能的。
变形例2-1图17(a)是本发明的第2实施形态的第1变形例的平面图，图17(b)是其A-A方向的剖面图。在此变形例中，栅极凹沟变成为独立的凹沟，并在各自的凹沟的内部形成了栅极绝缘膜6和栅极埋入电极7。各个栅极埋入电极7用表面布线相连。另一方面，示于图14(a)的构造，n+源扩散层4被隔离开来了，但在此变形例中，n+源扩散层4变成为梳状的共同区域。
栅极凹沟被形成为深达底面绝缘膜8，沟道宽度W变得可以对基板表面垂直地进行测量。因而，实效的沟道宽度可以不受基板表面积限制而自由地增大，易于低通导电阻化，大电流化。本发明的第2实施形态的第1变形例也可以用与示于图15(a)-15(c)，图16(a)-16(c)所示的同样的制造方法简单地制造。就是说，本发明的第2实施形态的第1变形例的IGT。
a)直到在S0I基板上形成P基极层23，n+源/漏扩散层4，5为止，与图15(a)-图16(c)相同。这一状态示于图18(a)的平面图、图18(b)的剖面图中。
b)其次，为形成n+源/漏扩散层4，5的横向扩散窗口而使用的凹沟314，315的表面热氧化，形成器件隔离氧化膜1。再在其内部如图18(c)，(d)所示，用NDPOS等的CVD进行埋入，形成器件隔离沟埋入物3。
c)其次，直到底面绝缘8形成栅极凹沟，并如图17(a)所示，在其表面上形成栅极绝缘膜6，如果再形成DOPOS等的栅极埋入电极，则示于图17(a)，(b)的构造就完成了。
变形例2-2图19是本发明的第2实施形态的第2变形例的平面图，是P基极层23扩展并达到n+源扩散层5的情况。因而栅极凹沟也达到了n+源扩散层4和n+漏扩散层5上。在用SDB法作成SOI基板之际，作为第1半导体区域先在底面绝缘膜8的上部形成P形半导体层23，之后从凹沟的侧壁横向扩散n+型杂质以形成n+源/漏区域，则图19的构造可以简单地制造。在图19的构造中，沟道宽度W也可由基板的表面在垂直的方向上测量，故不受半导体基板表面的限制可以自由地使通导电阻下降。
变形例2-3图20(a)是本发明的第2实施形态的第3变形例所涉及的IGT平面图，图20(b)是图20(a)是A-A方向的、图20(c)是B-B方向的剖面图。这种第3变形例是JI构造的例子，把在P型基板83的上述用外延生长等等形成的、用作第1半导体区域的n-半导体层用作n-漂移层22，把其周边用p+扩散区84围起来形成JI构造。
作为第4半导体区域的p基板层23，如图20(a)所示，在n-半导体层22的部分表面上被形成为岛状，将成为第2半导体区域的n+源扩散层4被形成于p基极层23的内部。将成为第3半导体区域的n+漏扩散层5与基极层23离开一个空隙在将成为n-漂移层的n-半导体层22的表面上形成。为要保持高的漏极耐压，希望n+漏扩散层5不要达到p基板83上。在本第3变形例的JI-IGT中，栅极凹沟不需要达到基板83，形成为P基极层23的深度即可。示于图20(a)-(c)的变形例中，由于沟道宽度W变成为栅极凹部的深度W，所以可以增大沟道宽度W，降低通导电阻而不受半导体基板表面积的限制。
变形例2-4图21(a)是本发明的第2实施形态的第4变形例所涉及的IGT的剖面图，相当于前述第3变形例中深到p基板83而形成p基极层23的情况。在第4变形例中，如图21(b)所示，希望把栅极凹沟形成为深达p型基板上，由于通过把凹沟(栅极)作深就可以增大沟道宽度W，所以结果是使通导电阻进一步下降。
变形例2-5
图22(a)是本发明的第2实施形态的第5变形例所涉及的IGT的平面图，图22(b)是图22(a)的A-A方向的剖面图，图22(c)是B-B方向的剖面图。在第5谱变形例中，在将成为第1半导体区域的n-半导体层22在形成SOI构造的底面绝缘膜的上部形成这一点上与示于图14(a)-(c)的第2实施形态的构造相同，但周边的构造不一样。即，在n-漂移层22的四周形成了V形沟，在V形沟的表面上形成器件隔离绝缘膜1，再在其表面上形成NDPOS等的器件隔离沟埋入物3。构成DI构造的V形沟可用KOH溶液或乙(撑)2胺(NH2(CH2)2NH2)溶液等的各向异性刻蚀液。除去作成V形沟这一点之外，第5变形例与第3变形例的构造大体上相同。
变形例2-6图23(a)是本发明的第2实施形态的第6变形例所涉及的IGT的平面图，图23(b)是图23(a)的A-A方向的、图23(c)是B-B方向的剖面图。在V沟隔离构造这一点上与第5变形例相同，但将成为第1半导体区域的n-漂移层22构成于p基极83的上边这一点不一样。n-漂移层22在p基板上用外延生长等等形成，与SOI构造相比，结晶性良好，所以n-漂移层中的电子迁移率增高，可高速且低通导电阻地动作。即在第6变形例中，n-漂移层22的底部是pn结隔离(JI)，周边部分是绝缘隔离(DI)构造。
图24(a)是本发明的第3实施例所涉及的IGBT平面图，图24(b)是其A-A方向的剖面图。如图24(a)和(b)所示，在本发明的第3实施形态中，把在由氧化膜之类形成的底面绝缘膜8的上边已形成的将用作第1半导体区的n-半导体层22的SOI基板用作基板。SOI基板可用SDB法等等形成。n-半导体层22的周边部分如图24(a)所示配置有器件隔离沟、在其器件隔离沟的表面上形成了器件隔离绝缘膜1，再与相邻的其他器件之间形成多晶硅等的器件隔离沟埋入物3，就形成了DI构造。n-半导体层22的中央部分的栅极凹沟被形成为从表面深达底面绝缘膜，在其栅极凹沟内壁表面上形成厚度为30-150μm的栅极绝缘膜6，再在其表面上即在栅极凹沟内部形成DOPOS等的栅极埋入电极37。栅极埋入电极即可以用W(钨)，Mo(钼)、Ti(钛)、Co(钴)等的高融点的金属，或者它们的硅化物WSi2，MoSi2、TiSi2，CoSi2等等，也可以用聚硅化物(polycide)。在n-半导体层22的表面的两侧形成了金属发射极电极34及金属集电极39，并在这些金属电极的下部深达底面绝缘膜8形成了由杂质浓厚1×1018-1×1021cm-3程度的n+扩散层组成的n+发射极层(第2半导体层)24和p+集电极层(第3半导层)29。另外，与n+发射极层24相邻接地，在n+发射极层24与n-半导体层22之间的界面上深达底面绝缘膜8形成了将成为第4半导体区的p基板层23。以后，把p基板层23和p+集电极层29的n-半导体层叫做n-漂移层22。
图示于图24(a)和(b)的IGBT的接通是在使金属发射极电极34接地、并在给金属集电极电极39加上正电压的状态下通过给栅极埋入电极37加上对金属发射极电极34的正电压的办法即可实现。当给栅极埋入电极37加上正电压时，与MOSFET一样，在p基极层23的侧壁部分的表面形成反型沟道，经由n+发射极层24通过反型沟道向n-漂移层22内流入电子。对此，发出了经p+集电极层29向n-漂移层22内注入空穴，在p+集电极层29和n-漂移层22之间的pn结变为正向偏置的状态，产生了n-漂移层22的电导率调制，导致器件成为导通状态。IGBT的通导状态，由于用以上那样的本身为高电阻的n-漂移层22的电导率调制使其电阻成分变成为极其之小，故n-漂移层22的杂质密度低，所以即使是p基板层23与p+集电极层29之间的距离大的高耐压器件也可以得到电阻极其之小的特性。另一方面，IGBT的关断可借助于给栅极埋入电极37加上对于金属发射极电极34为负的负电压来实现。当给栅极埋入电极37加上负电压时，p基板压23的侧壁的反型沟道消失，来自n+发射极层24的电子流入停止。但n-漂移层22内依然存在电子。贮存在n-漂移层21内的空穴的大部分通过p基根层23流入金属发射极电极34，而其余部分与n-漂移层22内存在的电子再次复合易消失。在贮存于n-漂移层22里边的空穴全部消失了的时刻，器件变成阻止状态，关断完毕。
在本发明的第3实施形态中，由于IGBT的实效的沟道宽度Weff由n-漂移层22的厚度W和沟道数目之积来决定，故即使芯片面受到限制，沟道宽度也可以在深度方向上自由地选定。因而同一芯片面积的通导电阻将变得极其之小。另外，由于电子在n-漂移层的整个体内实效地渡越，故可以不受表面散射和表面缺陷影响，能够使电子迁移率增高、低通导电阻、且高速开关动作。
本发明的第3实施例也许乍看起来会认为与纵型的IGBT相似，但是，纵向型IGBT主电流在沿对于基板的主表面垂直的方向上流动、且其主电电流的分布方向即沟道宽度W的方向是与主表面平行的方向，与此相对，本发明的IGBT主电流在沿对于基板的主平面平行的方向上流动，且主流分布在对主表面垂直的方向上，在这一点上很显然是不同的构造。这一点，如果看一看示于图25的把包括已示于图21(a)相邻的单元电路的更大部分的平面图就会明白。即本发明是在半导体基板表面上多数个串联配置示于图21(a)的单元电路并且易于多沟道化的一种构造。在此外，通过串联配置单元电路，形成超高耐压器件也是容易的，在左边的单元电路的P+集电极层29的右侧介以器件间隔离沟埋入物3，形成了下一列的单元电路的栅极埋入电极37。图中虽然没有画上，在其右侧还形成下一列的单元电路。这样一来，通过在芯片表面上矩阵状地排列IGBJ的单元电路就可以大电流化，并借助于串联连接可以高耐压化。但若用现有的“纵向型”的IGBT的话，像这样的构造不采用多层构造是不可能的。此外，为形成多层构造，就必需有高级且复杂的外延生长技术，而且不考虑外延生长时的热扩散效应是不现实的。因此，本发明易于多沟道化，而且在与基板的主表面垂直的方向上可以任意地选定实效性的沟道宽度Weff。即可以实现同一芯片面积的实效沟道宽度Weff的极其之大的IGBT。当然，作为小电力用的IGBT，不用说以已示于图24(a)的1个单元的分立装置就行。本发明的第3实施形态所涉及的IGBT可用示于图26(a)-26(c)，27(a)-27(b)的那样的工序简单地制造。
a)首先，和本发明的第1实施形态相同，用SDB法在硅基板82上介以底面绝缘膜8形成n-半导体层22。其次，在该n-半导体层22的表面上以350-700μm的厚度形成热氧化膜21，之后，用光刻和RIE刻蚀除掉氧化膜21上指定的部分。
b)其次，如图26(a)所示，把氧化膜作为掩模，图RIE或ECR离子刻蚀技术，直到底面绝缘膜形成第1、第2凹沟316，317。再如图26(b)所示，形成器件隔离绝缘膜1，淀积NDPOS等器件隔离沟埋入物3。
c)其次，如图26(c)所示，用光刻法和RIE法等等形成第3凹沟315，使之一直达到底面绝缘膜8。接下来，以该第3凹沟315的侧壁部分为扩散窗口，横方向扩散p型杂质比如说硼(B)以形成p+集电极层29。
d)其次，在第3凹沟315的表面上形成器件隔离绝缘膜1。具体的说来，先除去硼扩散时形成于凹沟侧壁表面上的BSG膜使凹沟侧壁的Si面露出来，并在其上形成作为器件隔离绝级膜的热氧化膜1。接着在热氧化膜1的上边用CVD法形成NDPOS，填埋第3凹沟315。接着如图7(a)和27(b)所示，形成第4凹沟314。图27(b)是图27(a)的断面图，而第4凹沟314形成为一直到达底面绝缘膜8。接下来以第4凹沟314的侧壁为扩散窗口，横方向扩散硼(B)，并用规定的热处理形成p基极层23。其次除去由于扩硼所形成的BSG膜并开扩散窗口，横向扩散n型杂质的磷(p)，砷(As)，锑(Sb)等等，如图27(a)和(b)所示，形成n+发射极层24。另外同时扩散系数大的硼化扩散系数小的砷，即使在之后进行热处理，也可以形成图27(a)，(b)所示的p基板层23和n+发射板层24。不论用那种方法，如图27(b)所示，都可以均一地横方向扩散到与底面绝缘膜相连的深的位置。这时，p+集电极层也可在横方向上扩散得比图26(c)中所示的位置更深。
e)其次(如图24(a)所示)形成梳状的栅极凹沟。栅极凹沟在从n+发射极层24开始，越过p基极层23一直到n-半导体层22的位置之间形成。在栅极凹的表面上形成栅极绝缘膜6，然后再形成DO-POS等的栅极埋入电极7。
f)其次(如图24(b)所示)形成金属发射极电极34，使之把n+发射极层24与p基板层23短路，若再在p+集电极层上部形成金属集电极，则本发明的第3实施形态的IGBT就完成了。
还有，P+集电极层29、P基极层23、n+发射极层24也可用斜向离子注入法形成。在这种情况下，第3和第4凹沟315，314同时形成，也可以用光刻胶为掩模对凹沟315选择性地注入11B+，对凹沟314选择性地注入11B+和75AS+，并在退火之后同时埋平凹沟315和314。
本发明的第3实施形态里不限于已示于图24(a)，(b)、图25的构造，可以有以下的变形例。
变形例3-1图28(a)是本发明的第3实施形态的第1变形例所涉及的IG-BT的平面图，图28(b)是其A-A方向的剖面图。在该第1变形例中，栅极凹沟为独立的凹沟，并在各自的凹沟内部形成了栅极绝缘膜6和栅极埋入电极。各个栅极埋入电极用表面布线互连。另一方面，已示于图24(a)的构造是n+发射极层24被隔离开了，但在本变形例中，n+发射极层24却为梳状的共同区域。栅极凹沟被形成为深得一直达到底面绝缘层8，沟道宽度Weff则变成为对基板的表面可垂直地测量。因而有效沟道宽度不受基板表面积的限制可以自由地增大，且易于低通导电阻化、大电流化。本发明的第3实施形态的第1变形例也可以用与前述图26(a)～26(c)，27(a)～27(b)所示出的方法相同的制造方法简单地制造。
以下应用图29(a)，(b)说明第1变形例的制造工序。即，本发明的第3实施形态的第1变形例的IGBT。
a)一直到在SOI基板上形成p基板区23、n+发射极层24、p+集电极层29与图26(a)～26(c)，27(a)，27(b)是相同的。
b)其次，把为形成n+发射极层24，p基极层23而作为横方向扩散窗口的凹沟314的表面热氧化，形成器件隔离氧化膜1。再在其内部如图29(a)，(b)所示，用CVD形成NDPOS等的埋入器隔离沟埋入物3。
c)其次，一直达到底面绝缘膜8形成栅级凹沟，并在其表面上如图28(a)所示形成栅极绝缘膜6，倘再形成DOPOS等的栅极埋入电极，就完成于已示了图28(a)，(b)的构造。
变形例3-2图30(a)是本发明第3实施形态的第2变形例所涉及的IGBT的平面图、图3O(b)是其A-A方向的剖面图。在该第2变形例中，在p+集电极层29的前面上形成了n+缓冲层229，使得在p+集电极层29与p基极层23之间不会穿通以提高集电极耐压。与图28(a)比，由于p基极层23与p+集电极层29之间的n-漂移层22的距离可以做得短，故可以高速、低通导电阻化。
变形例3-3图31(a)是本发明的第3实施形态时第3变形例所涉及的IG-BT的平面图、图31(b)是其A-A方向、图31(c)是B-B方向的剖面图。这一变形例是所谓的集电极短路构造的IGBT、与p+集电极层29相邻近地形成了n+短路区域291，用金属集电极电极39把p+集电极层29与n+短路区291短路。即在通常的IGBT中即使把栅极反偏并把p基极层23的反型沟道消除掉，在n-漂移区22也还残存有电子，所以在栅极反偏后也从p+集电极层29注入空穴，使IGBT不立即关断。即直到电子与空穴因再复合而消灭之前残存有所谓的拖尾(tail)电流，因而存在着关断时间加长的缺点。在本发明的第3实施形态的第3变形例中，使得从n+短路区291抽出残存于n-漂移层22中的电子变成为可能，使高速关断成为可能。n+短路区291可以形成为深达底面绝缘膜8，但在制造工序的容易性这一点上，即使如图31所示，在表面近旁形成也可发挥令人满意的效果。
变形例3-4图32是本发明的第3实施形态的第4变形例所涉及的IGBT的平面图，虽然凹沟达到了n+发射极层24和p集电极层29双方，但成为栅极埋入电极的DOPOS区37却仅仅在p基极层23的近旁形成，凹沟内的其他区域是NDOPS区，成为绝缘区37。虽然没有画出来，但断面构造与24(b)相同，n-漂移层22的厚度W变成了沟道宽度。
在本发明的第3实施形态的第4变形例中，如图32所示，特征是对沟道宽度W，把沿着主电流通路的一对栅极凹沟侧壁的栅极绝缘膜6的相互距离S在整n-漂移层22的区内都作得狭窄。另外同样地把外侧的主电流通路即沟道用栅极绝缘膜6和器件隔离绝缘膜1挟成一个宽度为S的薄的区域。借助于形成这样的构造可以把IG-BT的活性区的有效体积压小。即，变成为在IGBT关断时没有剩余的载流子，使反向恢复电荷QTT变小。因而使关断时间变短、使高速开关成为可能。宽度S可以用通常的光刻技术以可能范围的精度决定，可以减小QTT而不会伴之机械强度上的问题或发生晶体缺陷等问题。比如说，倘把将成为沟道宽度W的n-漂移层22的厚度W选作5-20μm，S＝1.5μm～5μm左右，则即使不用质子照射、电子束照射、或者不采用Pt、Au这样的量金属扩散等的复杂且控制性低的寿命控制技术也可制造高速IGBT。
在第4变形例中，倘把p+集电极层29的近旁栅极凹沟间隔SC作得比n+发射极层24的近旁的栅极凹沟间隔SE还窄，则剩余载流子会变得更少，使高速开关成为可能。图33示出了这样的一个例子。在图32中也和图33一样，可以省掉DOPOS37和NDPOS377之间的交界上的绝缘膜。即若在栅极凹沟的内部从开始就整个面地埋入并仅仅在p基板层23的近旁选择性地注入硼(11B+)之类的离子则可以实现图33的构造。
变形例3-5图34(a)是本发明的第3实施形态的第5变形例所涉及的IG-BT的平面图，相当于所谓的IEGT(注入增强栅晶体管InjectionEnhanced Gate，Transistor)、这种器件积极地减少了p基板层23的面积。即在IGBT中，虽然p基极层23变成了少数载流子的抽出通道，但本变形例所着眼的构造是单位面积所能贮存的少数载流子的量越大则借助于电导率调整就越能使饱和电压降低。通过形成图34(a)所示的那种蛇行状的栅极凹沟的办法，把一部分p基极层23作为不活性区，实效地减小了p基极层23的宽度S。当然，如果仅仅减小p基极层23的宽度，则即使用图34(b)所示的那种构造也行。但要用DOPOS埋入深沟则沟宽越大就越困难。因而，具有图34(a)所示那样的窄沟宽且周期性沟造的器件易于制造。用图34(a)，34(b)的构造可降低IGBT的饱和电压，可低通导电阻化。
变形例3-6图35(a)是本发明的第3实施形态的第6变形例所涉及的双栅IGBT的平面图，图35(b)是其A-A方向的剖面图。在该第6变形例中，n+集电极区(第5半导体区)292与P+集电极层(第3半导体区)29相邻形成。这样一来，第2栅极凹沟就被形成为其侧壁部分可以达到p+集电极层29和n+集电极层292上，在其表面上形成栅极绝缘膜6，再作为第2栅极埋入电极376埋入DOPOS。用n+集电极区292和n-漂移层22及第2栅极埋入电极376在集电极一侧形成n沟MOSFET，并借助于在IGBT关断时强制性地把n-漂移层22中的剩余电子抽到n+集电极区292、可以实现高速关断。
图36(a)是本发明的第4实施形态所涉及的MOS控制SITH(MOS controlled SITH；MC-SITH)的平面图、图36(b)是其A-A方向的剖面图。此外，图37(a)示出了MC-SITH的等效电路。如图36(b)所示，在构成SOI构造的底面绝缘膜8的上边形成将成为第1半导体区的n-半导体层22、并形成n-阴极层(第2半导体区)241、p+栅极区(第4半导体区)281、p+阳极层(第3半导体区)293使它们达到底面绝缘膜8上。这些n+阴极层241、p+阳极层293与第3实施例同样可把器件隔离凹沟侧壁作为横向扩散窗口来形成。p+栅极区281，在预定要形成p+栅极区281的部位上先形成到达底面绝缘膜8的扩散沟，并把扩散沟的侧壁用作扩散窗口进向横向扩散即可。先形成与n+阴极层241相邻并由表面扩散形成的p+辅助阴极区(第5半导体区)282，再在p+辅助阴极282和p+栅极区281之间形成n阱(第6半导体区)183。栅极凹沟在形成p+栅极区281之后挖掘，使得把前述用于形成p+栅极区281的扩散沟包在里边、借助于形成为深达底面绝缘膜8的栅极凹沟的工序消灭已被包在里边的扩散沟。在栅极凹沟的表面上形成栅极绝缘膜6，然后再在其表面上形成栅极埋入电极37以使得把栅极凹埋进去。于是就形成了以p+辅助阴极区282为漏区、p+栅极区281为源区、示于图37(a)的PMOS晶体管531。如图37(a)所示，MC-SITH的构造是在SITH的p+栅极区281上直接耦合上一个用于接通的电容器(Cg)522、并在n+阴极层241和p+栅极区281之间连接上p型MOS晶体管531。栅极埋入电极37可以用DOPOS或WSi2、TiSi2等的高隔点金属的硅化物膜或W、Mo等的高融点金属构成。栅极埋入电极37兼作pMOS晶体管的栅极和SITH的用于接通的电容器(Cg)522的一方的电极。即，用栅极埋入电极37和氧化膜等的栅极绝缘膜6和p+栅极区281形成电容器(Cg)522。虽然这个电容器Cg的电容值越大则SI晶闸管的接通时间越短，但若太大则贮存于SI晶闸管的栅极上的过剩载流子增多，接通时间会变长。因而，在此电容器的电容值上存在着使接通和关断时间都短的最佳值，这个值是SI晶闸管的栅极区本身所具有的电容值(栅极-阴极间的电容值CGR的10～80倍即可。因而，作为p+栅极区281的上部的绝缘膜6所用的薄氧化膜的属厚度应小于100nm，理想的是厚度为7-20nm。
由Al之类的金属构成的阴极电极341把n+阴极层241和p+辅助阴极区282连接起来。在p+阳极层293的上部形成了由Al等构成的金属阳极电极342。在MC-SITH中，需要把主晶闸管521作成为常断型SITH。因此，要先选好p+栅极区相互的间隔Sa和n-半导体层22的杂质密度，使得在栅极零偏时使n-半导体层22夹断。倘使n-半导体层22的杂质密度形成为1011～1013cm-3左右的低杂质密度，并使n阱区283的杂质密度为1016cm-3左右的话，则把SI晶闸管形成为常断型，即使构成栅极长L为小于2μm的pMOS晶体管，也不会在pMOS晶体管的源—漏之间有穿透电流流过。如令n阱区283的杂质密度为1018cm-3左右，则由于可以构成亚微米栅极长的pMOS晶体管，所以通导电阻将极大地减小，而且，pMOS晶体管的穿透电流所引起的反向漏电流也将减小。p+区282，281，293的杂质密度为1018～1020cm-3左右即可。n+阴极层241的杂质密度作成1018～1021cm-3即可。
在本发明的第4实施形态中，如要进行MC-SITH的接通，就要给栅极埋入电极37加上正电压、并介以已连接到p+栅极区281的上部的电容器Cg，用电容耦合(静电感应效应)使形成于n-半导体层22的光沟道中的电位势垒的高度下降，使电子从n+阴极层241注入。MC-SITH的沟道相当于被一对p+栅极区281夹在中间的n-半导体层22。
被注入的电子在n-半导体层22与p+阳极层293之间的界面附近积累，结果是使对p+阳极层293一侧的空穴的电位势垒降低，产生从p+阳极层293的空穴注入，而空穴反过来，又促进从n+阴极层241的电子的注入，从而使SI晶闸管接通。这时，倘事先设计为使得在p+辅助阴极区282和p+栅极区281之间形成的pMOS晶体管531变成耗尽型，则在给栅极埋入电极37加有正电压的状态下，pMOS晶体管531将变成为截止状态。
另一方面，如令加在栅极埋入电极37上的电压为零伏，则pMOS晶体管531变成导通状态，并介以p+栅极区281把空穴抽往金属阴极电极341一侧，对n+阴极241的前面的电子来说电位势垒变高、SI晶闸管关断。
图37(b)示出了MC-SITH的栅极驱动脉冲φG的波形。如图37(a)所示，在常断型SITH521的栅极上接有栅极电容522、在栅极和阴极之间接有pMOS晶体管531。该pMOS晶体管531的栅极由脉冲ΦG控制，此ΦG是送往栅极电容522的输入脉冲。在图37(b)中，在期间T1的时候，脉冲ΦG叫作Voff的电位，用此电位使pMOS晶体管531处于导通状态，而SITH521则变成栅极一阴极之间为同一电位而成为截止状态。在时刻t1，当脉冲φG从Voff变为Von时。SITH521的栅极因电容耦合而电位上升。在该脉冲ΦG的叫做Von的电位中，pMOS531变成为截止。倘给常断型SITH521加上相当于栅极和阴极之间的扩散电位的很小一点的电压，它将由截止状态向导通状态过渡。这时，栅极电流不需要流过除对从栅极所看到的电容充电所必需的份额之外的直流。在期间T2的时候，SITH521已变成导通状态。当在时刻t2脉冲ΦG由Von变向Voff时，pMOS531再次变在导通状态而SITH521变成截止状态。
在本发明的第4实施形态中，MC-SITH的实效的沟道宽度Weff如图36(b)中所表明的那样，由、n-半导体层22的厚度W和沟道数之积决定，所以即使芯片面积受到限制，沟道宽度Weff也可以在与基板表面垂直的方向即深度方向上自由地选定。因而，在用同一芯片面积进行比较时的通导电阻变得极其之小。另外，由于电子在离开n-半导体层表面22的整个体中实效地进行渡越，故电子的迁移率高，而不会受表面散射和晶体缺陷的影响。因而，第4实施形态的MC-SITH可以低通导电阻且可以高速开关。在MC-SITH等的MOS复合装置中，最终性的通导电压由主装置的通导电压决定。就是说，MC-SITH的主装置是SITH，基本构造是nip二极管。即，不是像IGBT等其他的开关器件那样具有npnp4层构造的器件，由于pn结的数量少，故可以说本来(原理性)就是低通导电压。因而借助于采用本发明的在与基板垂直方向侧量沟道宽度的构造，将飞跃地改善这一低通导电压特性。
变形例4-1图38(a)是本发明的第4实施形态的第1变形例所涉及的MC-SITH的平面图，图38(b)是其A-A方向的剖面图。这一变形例是表示出易于制造的MC-SITH的构造的例子，在基板的表面一侧，形成了形成于n+阴极层241和p+栅极区281之间的PMOS。如果成为主装置的SITH的沟道宽度W在对基板表面垂直的方向上侧量，并使主电流沿深度方向上分布，则导通时的电阻即通导电阻将变小。因而，即使是与导通时通导电阻无直接关系的，将成为接通时的电流通路的PMOS的电阻多少增高也没有什么关系。在本变形例中，p+辅助阴极区282与n+阴极层241相邻近地形成，n阱283在p+辅助阴极区282与p+栅极区281之间形成，这一点几乎与图36(a)，(b)相同，但倘把图36(a)与图38(a)进行比较就可知道，p+辅助阴极区282和n阱3，是本变形例以更大的面积形成。而且把PMOS的栅极氧化膜284形成于基板的表面上，并在其上边连接上表面栅极电极273。表面栅极电极273和栅极埋入电极相连。倘形成为这样的构造，则可形成光刻中的图形余裕，此外，向n阱283表面进行的沟道掺杂离子注入等也很容易，所以，PMOSFET的阀值控制等可以简单地进行。因而可以用较小的栅极电压驱动MC-SITH。
在本发明的第3和第4实施形态中，曾对IGBT和MC-SITH进行了说明。本发明当然也可以应用到与IGBT或MCT相同的本身为MOS复合器件的MCT(MOS可控制闸管MOS ControlledTlyristor)等等中去。图39(a)是本发明的第5实施形态所涉及的MCT的平面图，图39(b)是其A-A方向的剖面图。MCT单元如同图39(b)所示的那样，首先，从已形成于底面绝缘膜8上的将成为第1半导体区的n-半导体层22的右侧用横向扩散形成本身为第3半导体区的p+阴极层293。其次，从此n-半导体层22的左侧，接次序一个接一个地横向扩散p型杂质，n型杂质，高浓度的n型杂质，形成p基极层(第4半导体区)23、n基极层(第6半导体区)285、n+阴极层(第2半导体区)241。
再从表面向n基极层285和n+发射极层241的界面近旁扩散以形成将成为第5半导体区的p+短路区286。先形成栅极凹沟，使得与p基极层23和n基极层285相接连。然后在其表面上形成氧化膜6，再形成DOPOS等的栅极埋入电极37。栅极凹沟形成为深得一直达到底面绝缘膜。在p基极层23和n基极层285的表面上形成作为栅极绝缘膜的栅极氧化膜284，并在该栅极氧化膜284上形成由DOPOS等构成的表面栅极电极237。表面栅极电极237与栅极埋入电极电连。虽然图中省去了，但形成层间绝缘膜，使得把DOPOS等的表面栅极电极237覆盖起来，在该层间绝缘膜和其下边的氧化膜21中开接触孔，形成把p+短路区286和n+发射极层241电连起来的金属阴极电极341。再在p+阳极层293的上部形成金属阳极电极342。把已示于图39(a)，(b)的MCT的等效电路示于图40。
示于图39(a)，(b)的MCT在n基极层285和将成为n-半导体层的半导体层22之间，形成以面对栅极凹沟侧壁的p基极层23为沟道的nMOSFET，并借助于给栅极加上正电位，使nMOSFET导通，并借助于向n-半导体层22中注入电子使MCT接通。因此，从p+阳极层293也产生空穴的注入，结果变成为大量的导通电流流动。MCT的关断，借助于给把p+短路区286和p基极层23之间的n基极层285的表面作为沟道的PMOSFET的栅极加上负电压，通过采用把n-半导体层22的空穴抽出到金属阴极电极341中来的办法进行。
在本发明的第5实施形态中，就如图39(b)中表明的那样，MCT的实效的沟道宽度Weff由n-漂移层22的厚度W与沟道数之积决定，故即使芯片面积受到限制，沟通宽度Weff也可以自由地在垂直于基板表面的方向上即深度方向上选定。因而同一芯片面积的通导电阻变得极小。此外，由于电子在n-漂移层22的整个体内实效地渡越，故不受表面电子散射或晶体缺陷等的影响，电子的迁移率高、通导电阻低且可高速开关。
图41(a)是本发明的第6实施形态所涉及的EST(发射极开关晶闸管Emitter Switched Thyristor)的平面图，图41(b)是其A-A方向的剖面图。本发明的EST，在已形成于底面绝缘膜8的上部的，将成为第1半导体区的n-半导体层22的两端上，形成将成为第2半导体区的浮置n+阴极区287和将成为第3半导体区的p+阳极层293。与浮置n+阴极区287相邻地形成将成为第4半导体区的p基极层23，并在p基极层23和n-半导体层22的界面上形成p+基极层(第6半导体区)289。在p+基极层289的浮置n+阴极区一侧形成了n+阴极区(第5半导体区)288。用n+阴极区288、p+基极区289、n-半导体层22、p+阳极层293形成寄生晶闸管、用浮置n+阴极区287、p基极层23、n-半导体层22、p+阳极层293形成主晶闸管。在p基极层23和p+阳极层293之间的n-半导体层22将成为主晶闸管的n-漂移层。先形成栅极凹沟使之贯通p基极层23的至少一部分和n+阴极区288及p+基极区289，在栅极凹沟的内壁上形成栅极绝缘膜6，然后再在其内部形成栅极埋入电极37。用浮置n+阴极区287、栅极埋入电极37以及n+阴极区288形成nMOSFET。图42中示出了EST的等效电路。n+阴极区288和p+基极区289用金属阴极电极341短路，并在p+阳极层293的上部形成金属阳极电极342。
在栅极埋入电极37的栅极电压小于规定的阀值的情况下，寄生晶闸管、主晶闸管的阴极和阳极之间都变为高电阻、都是截止状态，但当使栅极电压大于规定的阈值电压时，nMOSFET接通，浮置n+阴极区和p基极层23被短路，从浮置n+阴极区287向n-漂移层22注入电子、主晶闸管导通。如果关断n沟MOSFET，则将增大浮置n+阴极区287和p基极层23之间的电位势垒，主晶闸管也将关断。
在本发明的第6实施形态中，EST的实效性的沟道宽度Weff如图41(b)所表明的那样，由n-半导体层22的厚度W和沟道数之积决定，所以即使芯片面积受到限制，沟宽Weff也可自由地在对基板表面垂直的方向，即深度方向上选定。因而在用同一芯片面积进行比较时的通导电阻极小。另外，由于电子在n-半导体层22的整个体内实效性地渡越，故电子不受表面散射或晶体缺陷等的影响，电子的迁移率高，可以低通导电阻且可高速进行开关。
本发明并不限于硅半导体装置。禁带宽度Eg不同的两种化合物半导体的异质结也可和绝缘栅构造进行一样的动作。作为这样的例子，在图43(a)，(b)，(c)中，示出把以n-AlGaAs为电子供给层的AlGaAs/InGaAs高电子迁移率晶体管(HEMT)作为本发明的第7实施形态。图43(b)是图43(a)的A-A方向的、图43(c)是B-B方向的剖面图。
本发明的第7实施形态的HEMT把在半绝缘性GaAs基板(SI-GaAs基板)85的上边形成的将变成第1半导体区的n-GaAs外延生长层222贯通而形成的栅极凹沟的内部，介以由GaAs或者Al-GaAs构成的缓冲层422，形成了将成为第5半导体区的InGaAs沟道层444。再在第5半导体区的上边形成将成为第4半导体区的Al-GaAs隔离板层445和n-AlGaAs电子供给层446，再在其表面上形成栅极埋入电极7。在将成为第2半导体区的n+源极层4的上边形成金属源极电极10、在将成为第3半导体区的n+漏极层5的上边形成金属漏极电极11。
在本发明的第7实施形态中，HEMT的实效沟道宽度Weff如图43(c)所表明的那样，由n-半导体层22的厚度W和沟道数之积决定，所以，即使芯片面积受到限制，沟道宽度也可以自由地在垂直于基板表面的方向即深度方向上选定。因而同一芯片面积的通导电阻变得极小。也可不用n-AlGaAs而代之以把n-InGap等作为电子供给层。
本发明的第7实施形态的HEMT可以用图44(a)，44(b)，45(a)，45(b)所示的制造工序制造。
a)首先，在SI-GaAs基板85上边外延生长n-GaAs层222，然后用光刻工序和RIE工序形成凹沟314，315。以该凹沟314，315为扩散窗口，如图44(a)，(b)所示，横方向扩散Si和Se之类的n型杂质。这时SI-GaAs基板一侧也将进行n型杂质扩散。
b)其次，用器件隔离绝缘膜1和器件隔离沟埋入物3把凹沟314，315填埋。然后，如图34(a)，(b)所示，用RIE等对凹沟316，317进行刻蚀，直到达到SI-GaAs基板85。这一刻蚀要挖得比n-GaAs层222和SI-GaAs基板85的界面还深。
c)其次用减压MOCVD法以非掺杂GaAs缓冲层422、非掺杂InzGa1-zAs沟道层444、非掺杂Al0.15Ga0.85As隔离板层445、掺硅n-Al0.15Ga0.85As电子供给层446的顺序，在沟内进行外延生长。生长比如说在650℃、压力1×104pa的条件下进行。GaAs的生长可以把比如说TEG(triethy gallium三乙基镓)和AsH3(arsine胂)、AL-GaAs的生长可以把TMA(tri-methyl Alumium三甲基铝)、TMG(tri-methyl-Kalium三甲基钾)和AsH3作为源气体。也可不用MOCVD法而代之以用CBE法，MBE法、MLE法。
d)其次，在掺硅n-Al0.15Ga0.85As电子供给层446的上边形成Ti/Pt/Au或者TiW/Au等的栅极埋入电极7。此外，在源/漏层4，5的上边形成AuGe/Ni/Au的金属源极电极10、金属漏极电极11，则示于图43(a)～(c)的第7实施形态的HEMT就完成了。
作为HEMT不限于上述的InGaAs/ALGaAs异质结，不言而喻，也可以是GaAs/ALGaAs构造、InGaAs/InAlAs构造等等。
此外，作为第1半导体区也可以用InP或在GaAs的上边外延生长的InP。
图46是本发明的第8实施形态所涉及的分割栅极型IGT的平面图。在本发明的第8实施形态中，在形成于底面绝缘膜的上边的将成为第1半导体区的P型半导体层23的两侧形成将成为第2/第3半导体区的n+源/漏层4，5，并在该n+源/漏层4，5之间形成6条栅极凹沟，在栅极凹沟里边形成了栅极绝缘膜6，但在各栅极凹沟的内部，栅极埋入电极被分成8段。即在最上边的凹沟中形成栅极埋入电极71a，72a，73a，……，78a，在下一个栅极凹沟中的形成栅极埋入电极71b，72b，73b，……78b，在最下边的栅极凹沟中形成栅极埋入电极71f，72f，73f，……78f。栅极埋入电极71a，71b，71c，……，71f相互连接。栅极埋入电极72a，72b，72c，……，72f也相互连接，但与栅极埋入电极71a，71b，71c，……，71f之间介以固定的电阻r而连接起来。
栅极埋入电极73a，73b，……73f也交互连接，并与相互连接起来的栅极埋入电极72a，72b，……，72f之间介以电阻r连接。栅极埋入电极78a，……78f介以电阻r与栅极埋入电极77a，77b，……，77f连在一起。各栅极凹沟的内部中，在栅极埋入电极相互之间或者淀积上NDPOS或氧化膜等的绝缘物，或者形成空腔而相互绝缘。
借助于形成这样的构造，加到栅极埋入电极上的电压被分割；形成于P型半导体层23中的沟道中的电位的梯度被均一化。即在示于图10或图11的那种均匀的栅极埋入电极的情况下，与n+漏极层5最近的栅极埋入电极顶端与n+漏极层5之间将产生高电场，产生绝缘破坏等等，但通过采用如图46所示把栅极埋入电极分割开来的办法，就可以使电场强度均一化，可以抑制顶端部分的高电场的发生。因而，可以得到高耐压且低通导电阻的特性。即在各栅极埋入电极近傍生成贮存层，形成低电阻的同时，还可以实现高的栅一漏间耐压。就是说，以往处于相互矛盾关系的漏极耐压与通导电阻的关系被改善，折衷曲线移向高耐压低通导电阻一侧。
图47(a)～47(c)示出本发明的第8实施形态的变形例。在成为第1半导体区的P型半导体层23的两侧的两侧形成将成为第2/第3半导体区的n+源/漏区4，5，并在n+源/漏区4，5之间X-Y矩阵状地或交错地形成栅极凹沟。图47(a)是把66个栅极凹沟秩序井然地排列起来的情况，而图47(b)则是把66个栅极凹沟配置成为交错布局时的情况。如图47(a)所示，把凹沟井然地进行排列，使沟道形成为一条直线的一方与图47(b)的所示的那种把沟道布局成蛇行形状的情况相比，实效沟道长缩短，变成为低通导电阻。
示于图47(c)，是把六角形的栅极凹沟交错排列时的情况，但与示于图47(b)的四角形栅极凹沟相比多了6个，可以在同一表面积上配置72个。在这种情况下，形成于栅极凹沟的周边的贮存层，在图47(b)情况下假定为1595单位，则在图47(c)的情况下是1672单位，贮存层的总面积增大，与图47(b)比将变成更低的低通导电阻。
本发明并不限于作为有源器件的IGT，IGBT等等，也可以适用于作为负载电阻的无源器件中去。图48是本发明的第9实施形态所涉及的非线性负载器件的平面图。除去栅极凹沟相互的间隔不是等间隔这一点之外，图48的构造与在本发明的第1实施形态中说明过的示于图1(a)的构造基本上相同。如图48所示，通过采用把栅极间隔定为S1＞S2＞S5……S6＞Ss的办法，随着栅极电压Vg升高，从栅极间隔狭窄的沟道开始先变成为夹断。图49中示出了图48的Id-Vg特性。由图可知，在作为负载电阻必须是非线性的时候，如图49那样作就行。
变形例9-1图50(a)是本发明的第9实施形态的第1变形例所涉及的无源器件的平面图，画的是在n-半导体层2中，偏离中央部分而仅形成时一个栅极凹沟的情说。通过这样地把栅极凹沟配置为非对称的位置的办法，就可以得到非线性的负载特性。此外，图50(b)是把图50(a)用金属源极电极10、金属漏极电极11相互连接起来，使之可以流过大电流的情况。
本发明并不受限于上述的第1-第9实施形态，在本发明的技术思想的范围内，有其它的实施形态，其它的变形例和应用例是当然的事情。比如在图50(a)，50(b)中，我们说明的是把栅极凹沟配置为从中央部分偏离开来的情况，但也可以作成为像图51那样的以栅极凹沟为中央部分的构造的IGT，这是理所当然的。用在n-半导体层2中作成为仅仅一个栅极凹沟的构成的办法，则在大电流动作等等中发生了半导体芯片内的温度分布或电位分布的情况下，由于均一性不受破坏，难于发生电流集中等现象，故也可以稳定地动作。
为要进行大电流工作，可把在第3实施形态中说明过的图24(a)所示那样的单元电路666排列到示于图52的4英寸到6英寸中的半导体小片中去，这是不言而喻的。
此外，由于本发明的构造是对于第1和第2主电极区域金属电极处于同一平面上且易于集成2C的构造，故可以实现各种各样的单片电力IC。比如说，也可以把图53(a)的电路构成像图53(b)所示的那样集成化于同一半导体芯片上。即图53(b)是用第3实施形态的第1变形例所涉及的图28(a)和图28(b)所示的IGT构成换流器的例子，但如图28(b)所示，由于金属发射极电极34，金属集电极电极39都处于同一平面上，故在示于图53(b)的那种集成化构造中，器件间的表面布线变得容易了。此外还是器件隔离也容易的构造。因而简洁的电力IC等那样的多器件的集成化和单片化也变得容易了。
本发明的半导体装置没必要限制于硅装置，SiC或GaAs，InP等等也可以。在GaAs的情况下可把AlGaAs或ZnSe用作栅极绝缘膜，在SiC或InP的情况下，可把SiO2用作栅极绝缘膜。
还有，本发明的栅极构造不仅仅是绝缘栅构造，只要是可用电容耦合的方式控制主电流的构造就行。因而在示于图1(a)～图13(c)等的构造中，也可以作成为省掉栅极绝缘膜6的肖特基栅极构造、或者作成pn结构造也可以。因为即便是肖特基栅极构造或者pn结构造，借助于把栅极反偏，耗尽层就向沟道区扩展，因而可把沟道夹断。就像以上详细地说明过的那样，倘采用本发明，则与现有的半导体装置相比，可使实效沟道宽度Weff飞跃性地增大，在用同一芯片面积进行比较时，可以实现通导电阻极低的半导体装置。即在本发明中，主电流的分布方向是与半导体的主表面垂直的方向，所以可以任意地选择沟道宽度W而不受芯片面积的限制。
再者，倘采用本发明，由于在具有平面型半导体装置的电极构造的同时，构成主电流成分的载流子在离开基板表面的整个体内渡越，故不会受表面散射等等的影响。即倘采用本发明的构造，则载流子的迁移率高且可高9m化。因而本发明的半导体装置可以极高的高速和高频进行工作。
在这种情况下，载流子的迁移率或渡越速度因其有效质量的各向异性而不相同。即取决于如何选取晶体方位，来决定其载流子迁移率或渡越速度。但在本发明中载流子的渡越方向与基板的主表面是平行的方向，可以在与主表面平行的面内任意地选择其方向。即本发明的半导体装置与纵向型装置相比，方位的选定容易的多且合适于高速化。比如说如图54所示，电子的迁移率显然在(811)面方向最大，但在这样的方向上选择沟道的方向这件事在本发明中是极其容易的。另一方面在纵向型装置中，如果决定了主表面的面方位，则与它正交方向的面方位由晶体的对称性决定，不能任意地选定。
另外，倘采用本发明，由于面对源极电极，漏极电极等的第1，第2主电极区的金属电极都在同一平面一侧，故器件隔离和器件间相互的表面布线变得容易了。因而倘采用本发明，则要保持易于灵活的电力IC等的多器件的集成化和多芯片化这一特征的同时，还可以发挥低通导电压、高速、高耐压的特性。
就是说，倘采用本发明，则在综合关系中的通导电压与耐压的关系，通导电压与开关速度的关系中，易于实现高耐压—低通导电压、高速—低通导电压这一特性。
另外，倘采用本发明，则可以容易地实现用现有的纵向型构造难于实现的双栅构造等的复杂构造。特别在现有的纵向型构造中在侧壁部分的一部分上选择性地形成栅极区之类的微细加工是极其困难的，但如采用本发明，就可以简单地制造用现有的纵向型构造所不能实现的或者即使可能制造、其成品率也极差的有着复杂阶层构造的半导体装置。
权利要求
1.一种半导体装置，它是绝缘栅型半导体装置至少具备至少具有一个主表面的基板，具有在该基板的上部或者在表面的至少一部分上形成、且与该主表面实质上平行的主表面的第1半导体区，在该第1半导体区的一部分上形成的将成为第1主电极区的第2半导体区，在该第1半导体区的一部分上形成、且与该第2半导体区分开形成的将成为第2主电极区的第3半导体区，在该第2和第3半导体区之间的该第1半导体区的一部分上形成、并对该主表面实质上具有垂直的侧壁且从第1半导体区的表面向内部形成的栅极凹沟，在该栅极凹沟的该侧壁部分上形成的栅极绝缘膜，在该栅极绝缘膜的表面上形成为使得把该栅极凹沟的至少一部分埋填的栅极埋入电极，其特征是，在该第1和第2主电极之间流动的主电流之中，该栅极埋入电极的最近傍的、用该栅极埋入电极进行控制的成分的方向是与该表面实质上平行的，且该主电流的分布方向是垂直该主表面的方向。
2.权利要求1所述的半导体装置，其特征是在上述第1半导体区的底部与该基板的主表面之间还具备底表面绝缘膜。
3.权利要求1所述的半导体装置，其特征是上述基板是具备有SOI绝缘膜和在其上边形成的半导体层的SOI基板，上述第1半导体区在该SOI绝缘膜上底部相连接地形成。
4.权利要求3所述的半导体装置，其特征是在上述第1半导体区的周边上还具备有被形成为达到上述SOI绝缘膜的器件隔离区。
5.权利要求4所述的半导体装置，其特征是上述器件隔离区是绝缘隔离区。
6.权利要求4所述的半导体装置，其特征是上述器件隔离区是pn结隔离区。
7.权利要求4所述的半导体装置，其特征是上述器件隔离区实质上是有垂直侧壁的U沟隔离区。
8.权利要求1所述的半导体装置，其特征是上述第1半导体区是第1导电类型的半导体区，上述基板是与该第1导电类型不同的第2导电类型的半导体基板。
9.权利要求8所述的半导体装置，其特征是在上述第1半导体区的周边，还具有深度达到上述第1半导体区底面的器件隔离区。
10.权利要求9所述的半导体装置，其特征是上述器件隔离区是绝缘隔离区。
11.权利要求9所述的半导体装置，其特征是上述器件隔离区是pn结隔离区。
12.权利要求9所述的半导体装置，其特征是上述器件隔离区实质上是有垂直侧壁的U沟隔离区。
13.权利要求3所述的半导体装置，其特征是上述栅极凹沟达到了上述SOI绝缘膜上。
14.权利要求8所述的半导体装置，其特征是上述栅极凹沟贯通上述第1半导体区达到了上述半导体基板上。
15.权利要求13所述的半导体装置，其特征是上述第1半导体区是第1导电类型的半导体区，上述第2、第3半导体区是杂质密度比上述第1半导体区高的第1导电类型的半导体区。
16.权利要求13所述的半导体装置，其特征是上述第1半导体区是第1导电类型的半导体区，上述第2、第3半导体区是与上述第1导电类型不同的第2导电类型的半导体区。
17.权利要求13所述的半导体装置，其特征是上述第1半导体区是第1导电类型的半导体区，上述第2半导体区是杂质密度比上述第1导电类型的半导体区高的第1导电类型的半导体区，上述第3半导体区是与上述第1导电类型不同的第2导电类型的半导体区。
18.权利要求15所述的半导体装置，其特征是在上述第2和第3半导体区之间还具有被形成为一直达到上述SOI绝缘膜的第2导电类型的第4半导体区。
19.权利要求15所述的半导体装置，其特征是具有被形成为包含上述第2半导体区的第2导电类型的第4半导体区。
20.权利要求17所述的半导体装置，其特征是在上述第2和第3半导体区之间还具备被形成为一直达到上述SOI绝缘膜的第2导电类型的第4半导体区。
21.权利要求17所述的半导体装置，其特征是具有被形成为把上述第2半导体区包含起来的第2导电类型的第4半导体区。
22.权利要求20所述的半导体装置，其特征是在上述第4和第3半导体区之间还具备第1导电类型的第5半导体区。
23.权利要求21所述的半导体装置，其特征是在上述第4和第3半导体区之间还具有第1导电类型的第5半导体区。
24.权利要求15所述的半导体装置，其特征是在上述第2和第3半导体区被形成为从上述第1半导体区的表面一直达到上述SOI绝缘膜。
25.权利要求16所述的半导体装置，其特征是在上述第2，第3半导体区被形成为从上述第1半导体区的表面一直达到上述SOI绝缘膜。
26.权利要求17所述的半导体装置，其特征是在上述第2，第3半导体区被形成为从上述第1半导体区的表面一直到达到上述SOI绝缘膜。
27.权利要求18所述的半导体装置，其特征是在上述第2，第3半导体区被形成为从上述第1半导体区的表面一直达到上述SOI绝缘膜。
28.权利要求19所述的半导体装置，其特征是在上述第3半导体区被形成为从上述第1半导体区的表面一直达到上述SOI绝缘膜。
29.权利要求20所述的半导体装置，其特征是在上述第2，第3半导体区被形成为从上述第1半导体区的表面一直达到上述SOI绝缘膜。
30.权利要求21所述的半导体装置，其特征是在上述第3半导体区被形成为从上述第1半导体区的表面一直达到上述SOI绝缘膜。
31.权利要求18所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连、上述栅极埋入电极应控制在上述第4半导体区流动的电流并形成于上述第4半导体区的近傍。
32.权利要求19所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连、上述栅极埋入电极应控制在上述第4半导体区流动的电流并形成于上述第4半导体区的近傍。
33.权利要求20所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连、上述栅极埋入电极应控制在上述第4半导体区流动的电流并形成于上述第4半导体区的近傍。
34.权利要求21所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连、上述栅极埋入电极应控制在上述第4半导体区流动的电流并形成于上述第4半导体区的近傍。
35.权利要求22所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连、上述栅极埋入电极应控制在上述第4半导体区流动的电流并形成于上述第4半导体区的近傍。
36.权利要求23所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连、上述栅极埋入电极应控制在上述第4半导体区流动的电流并形成于上述第4半导体区的近傍。
37.权利要求3所述的半导体装置，其特征是再形成第4半导体区以把上述第2半导体区包含起来。上述栅极凹沟被形成为与上述第4半导体区接近、上述栅极埋入电极应控制在上述第4半导体区流动的电流并形成于上述第4半导体区的近傍。
38.权利要求37所述的半导体装置，其特征是上述栅极凹沟被形成为比上述第4半导体区深。
39.权利要求14所述的半导体装置，其特征是上述第1半导体区是第1导电类型的半导体区，上述第2，第3半导体区是杂质密度比上述第1半导体区高的第1导电类型的半导体区。
40.权利要求14所述的半导体装置，其特征是上述第1半导体区是第1导电类型的半导体区，上述第2，第3半导体区是与上述第1导电类型不同的第2导电类型的半导体区。
41.权利要求14所述的半导体装置，其特征是上述第1半导体区是第1导电类型的半导体区，上述第2半导体区是杂质密度比上述第1半导电类型的半导体区高的第1导电类型的半导体区，上述第3半导体区是与上述第1导电类型不同的第2导电类型的半导体区。
42.权利要求39所述的半导体装置，其特征是在上述第2和第3半导之间还具备有被形成为直到达到上述半导体基板的第2导电类型的第4半导体区。
43.权利要求39所述的半导体装置，其特征是还形成了第2导电类型的第4半导体区，使把上述第2半导体区包含在里边。
44.权利要求41所述的半导体装置，其特征是在上述第2和第3半导之间还形成了直到达到上述半导体基板的第2导电类型的第4半导体区。
45.权利要求41所述的半导体装置，特征是还形成了第2导电类型的第4半导体区，使得把上述第2半导体区包含在里边。
46.权利要求44所述的半导体装置，其特征是在上述第4和第3半导之间还形成了第1导电类型的第5半导体区。
47.权利要求45所述的半导体装置，其特征是在上述第4和第3半导之间还形成了第1导电类型的第5半导体区。
48.权利要求42所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连，上述栅极埋入电极应控制在上述第4半导体区流动的电流并被形成于上述第4半导体区的近傍。
49.权利要求43所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连，上述栅极埋入电极应控制在上述第4半导体区流动的电流并被形成于上述第4半导体区的近傍。
50.权利要求44所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连，上述栅极埋入电极应控制在上述第4半导体区流动的电流并被形成于上述第4半导体区的近傍。
51.权利要求45所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连，上述栅极埋入电极应控制在上述第4半导体区流动的电流并被形成于上述第4半导体区的近傍。
52.权利要求46所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连，上述栅极埋入电极应控制在上述第4半导体区流动的电流并被形成于上述第4半导体区的近傍。
53.权利要求47所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连，上述栅极埋入电极应控制在上述第4半导体区流动的电流并被形成于上述第4半导体区的近傍。
54.权利要求8所述的半导体装置，其特征是再形成第4半导体区接连，使之把上述第2半导体区包含在里边，上述栅极凹沟被形成为与上述第4半导体区接连，上述栅极埋入电极应控制在上述第4半导体区流动的电流并被形成于上述第4半导体区的近傍。
55.权利要求54所述的半导体装置，其特征是上述栅极凹沟被形成得比上述第4半导体区深。
56.权利要求4所述的半导体装置，其特征是在上述第1半导体区的中央部分近傍形成1个上述栅极凹沟，上述栅极凹沟与上述器件隔离区的间隔Ss和上述第1半导体区的密度被选定为使得在加到上述栅极埋入电极上的规定的栅极偏压下，用从上述栅极绝缘延伸的耗尽层把上述第1半导体区夹断。
57.权利要求56所述的半导体装置，其特征是用上述第1，第2，第3半导体区、栅极凹沟、栅极绝缘膜和栅极埋入电极构成单元电路，并在上述基板上配置多个单元电路。
58.权利要求57所述的半导体装置，其特征是上述单元电路是同一尺寸的单元电路，各单元电路的第2，第3半导体区和栅极埋入电极分别与其它单元电路的第2，第3半导体区和栅极埋入电极电连。
59.权利要求9所述的半导体装置，其特征是在上述第1半导体区的中央部分附近形成1个上述栅极凹沟、上述栅极凹沟与上述器件隔离区的间隔Ss和上述第1半导体区的杂质密度被选择为使得借助于加到上述栅埋入电极上的规定的栅极偏压，用从上述栅极绝缘膜伸展出来的耗尽层把上述第1半导体区夹断。
60.权利要求59所述的半导体装置，其特征是用上述第1，第2，第3半导体区、栅极凹沟、栅极绝缘膜和栅极埋入电极构成单元电路，并在上述基板上配置多个该单元电路。
61.权利要求60所述的半导体装置，其特征是上述单元电路是同一尺寸的单元电路，各单元电路的第2，第3半导体区和栅极埋入电极分别与其它单元电路的第2，第3半导体区和栅极埋入电极电连。
62.权利要求4所述的半导体装置，其特征是在上述第1半导体区中形成多个上述栅极凹沟，该多个栅极凹沟彼此的间隔S和上述第1半导体区的杂质密度被选择为使得借助于加到上述栅极埋入电极规定的栅极偏压，用从上述栅极绝缘膜相互面对面地伸展出来的耗尽层把上述第1半导体区夹断。
63.权利要求9所述的半导体装置，其特征是用上述第1，第2，第3半导体区，栅极凹沟、栅极绝缘膜和栅极埋入电极构成单元电路，并在上述基板上配置多个该单元电路。
64.权利要求62所述的半导体装置，其特征是在上述多个栅极凹沟之中，离上述器件隔离区最近的栅极凹沟与上述器件隔离区的间隔Ss小于上述间隔S的1/2。
65.权利要求63所述的半导体装置，其特征是在上述多个栅极凹沟之中，离上述器件隔离区最近的栅极凹沟与上述器件隔离区之间的间隔Ss小于上述间隔S的1/2。
66.权利要求64所述的半导体装置，其特征是在上述离器件隔离区最近的栅极凹沟与上述器件隔离区接触，上述Ss＝O。
67.权利要求65所述的半导体装置，其特征是在上述离器件隔离区最近的栅极凹沟与上述器件隔离区接触，上述Ss＝O。
68.权利要求62所述的半导体装置，其特征是上述栅极凹沟被形成为3个以上且间隔S相等。
69.权利要求63所述的半导体装置，其特征是上述栅极凹沟被形成为3个以上且间隔S相等。
70.权利要求4所述的半导体装置，其特征是上述栅极凹沟应具有第1栅极间隔S1和第2栅极间隔S2，且在上述第1半导体区中形成多个，该第1栅极间隔S1和上述第1半导体区的杂质密度被选定为在加到上述栅极埋入电极上的规定的栅极偏压条件下，用从上述栅极绝缘膜相互面对面伸展的耗尽层把上述第1半导体区夹断，而且S2大于S1。
71.权利要求9所述的半导体装置，其特征是上述栅极凹沟应具有第1栅极间隔S1和第2栅极间隔S2，且在上述第1半导体区中形成多个，该第1栅极间隔S1和上述第1半导体区的杂质密度被选定了，借助于加到上述栅极埋入电极上的规定的栅极偏压，用从上述栅极绝缘膜相互面对面伸展的耗尽层把上述第1半导体区夹断，而且S2大于S1。
72.权利要求62所述的半导体装置，其特征是上述间隔S被选定为用栅极零偏压使其夹断。
73.权利要求62所述的半导体装置，其特征是上述器件隔离区是由与上述第1半导体区相反的导电类型的半导体区构成的pn结隔离区、上述多个栅极凹沟之中的离该pn结隔离区最近的栅极凹沟与该pn结隔离区之间，在栅极零偏压条件下夹断。
74.权利要求63所述的半导体装置，其特征是上述器件隔离区是由与上述第1半导体区相反的导电类型的半导体区构成的pn结隔离区、在上述多个栅极凹沟之中的离该pn结隔离区最近的栅极凹沟与该pn结隔离区之间，在栅极零偏压条件下夹断。
75.权利要求4所述的半导体装置，其特征是上述第2和第3半导体区的至少一方被形成为与上述器件隔离区接连。
76.权利要求9所述的半导体装置，其特征是上述第2和第3半导体区与上述器件隔离区被形成为分开一个间隔。
77.权利要求75所述的半导体装置，其特征是与上述器件间隔区接连的上述第2及第3半导体区的至少一方被形成从上述第1半导体区的表面直到达到上述SOI绝缘膜。
78.权利要求77所述的半导体装置，其特征是，被形成为直到达到上述SOI绝缘的半导体区，是由用于形成上述器件隔离区的凹沟的侧壁进行横向扩散的办法，在上述第1半导体区中形成的半导体区。
79.权利要求13所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第2半导体区接连。
80.权利要求14所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第2半导体区接连。
81.权利要求13所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第2和第3半导体区双方都接连。
82.权利要求14所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第2和第3半导体区双方都接连。
83.权利要求13所述的半导体装置，其特征是上述栅极凹沟被配置为偏向上述第2半导体区近傍。
84.权利要求14所述的半导体装置，其特征是上述栅极凹沟被配置为偏向上述第2半导体区近傍。
85.权利要求13所述的半导体装置，其特征是上述栅极凹沟在上述第1半导体区中被以交错网格状地配置多个。
86.权利要求14所述的半导体装置，其特征是上述栅极凹沟在上述第1半导体区中被以交错网格状地配置多个。
87.权利要求13所述的半导体装置，其特征是上述栅极埋入电极把上述栅极凹沟完全埋平。
88.权利要求14所述的半导体装置，其特征是上述栅极埋入电极把上述栅极凹沟完全埋平。
89.权利要求13所述的半导体装置，其特征是上述栅极埋入电极配置在上述栅极凹沟的内部并被分割成多个。
90.权利要求14所述的半导体装置，其特征是上述栅极埋入电极配置在上述栅极凹沟的内部并被分割成多个。
91.权利要求89所述的半导体装置，其特征是在上述多个栅极埋入电极之间的上述栅极凹沟的内部还具备埋入绝缘物。
92.权利要求90所述的半导体装置，其特征是在上述多个栅极埋入电极之间的上述栅极凹沟的内部还具备埋入绝缘物。
93.权利要求91所述的半导体装置，其特征是上述多个栅极埋入电极之间再连接上栅极电阻。
94.权利要求92所述的半导体装置，其特征是上述多个栅极埋入电极之间再连接上栅极电阻。
95.权利要求85所述的半导体装置，其特征是具备有把上述多个栅极凹沟的内部的多个栅极埋入电极相互连接起来的栅极电阻。
96.权利要求86所述的半导体装置，其特征是具备有把上述多个栅极凹沟的内部的各个栅极埋入电极相互连接起来的栅极电阻。
97.权利要求19所述的半导体装置，其特征是在上述第1半导体区的周围还形成了由V沟构成的器件隔离区。
98.权利要求21所述的半导体装置，其特征是在上述第1半导体区的周围还形成了由V沟构成的器件隔离区。
99.权利要求23所述的半导体装置，其特征是在上述第1半导体区的周围还形成了由V沟构成的器件隔离区。
100.权利要求43所述的半导体装置，其特征是在上述第1半导体区的周围还形成了由V沟构成的器件隔离区。
101.权利要求45所述的半导体装置，其特征是在上述第1半导体区的周围还形成了由V沟构成的器件隔离区。
102.权利要求47所述的半导体装置，其特征是在上述第1半导体区的周围还形成了由V沟构成的器件隔离区。
103.权利要求20所述的半导体装置，其特征是与上述第3半导体区相邻还形成了第1导电类型的第5半导体区。
104.权利要求44所述的半导体装置，其特征是与上述第3半导体区相邻还形成了第1导电类型的第5半导体区。
105.权利要求103所述的半导体装置，其特征是还具备与上述第3和第5半导体区接连而形成的第2栅极凹沟、形成于该第2栅极凹沟的侧壁部分上的第2栅极绝缘膜、形成为把该第2栅极绝缘膜的至少一部分填埋上的第2栅极埋入电极。
106.权利要求104所述的半导体装置，其特征是还具备与上述第3和第5半导体区接连而形成的第2栅极凹沟、形成于该第2栅极凹沟的侧壁部分上的第2栅极绝缘膜、形成为把该第2栅极绝缘膜的至少一部分填埋上的第2栅极埋入电极。
107.权利要求105所述的半导体装置，其特征是上述第2栅极凹沟达到了上述SOI绝缘膜上。
108.权利要求106所述的半导体装置，其特征是上述第2栅极凹沟达到了上述SOI绝缘膜上。
109.权利要求17所述的半导体装置，其特征是上述栅极凹沟相互的间隔的与上述第2半导体区接近部分的值SE和与上述第3半导体区接近部分的栅极凹沟相互的间隔SC不同。
110.权利要求20所述的半导体装置，其特征是上述栅极凹沟相互的间隔的与上述第2半导体区接近部分的值SE和与上述第3半导体区接近部分的栅极凹沟相互的间隔SC不同。
111.权利要求22所述的半导体装置，其特征是上述栅极凹沟相互的间隔的与上述第2半导体区接近部分的值SE和与上述第3半导体区接近部分的栅极凹沟相互的间隔SC不同。
112.权利要求23所述的半导体装置，其特征是上述栅极凹沟相互的间隔的与上述第2半导体区接近部分的值SE和与上述第3半导体区接近部分的栅极凹沟相互的间隔SC不同。
113.权利要求41所述的半导体装置，其特征是上述栅极凹沟相互的间隔的与上述第2半导体区接近部分的值SE和与上述第3半导体区接近部分的栅极凹沟相互的间隔SC不同。
114.权利要求44所述的半导体装置，其特征是上述栅极凹沟相互的间隔的与上述第2半导体区接近部分的值SE和与上述第3半导体区接近部分的栅极凹沟的相互的间隔SC不同。
115.权利要求46所述的半导体装置，其特征是上述栅极凹沟相互的间隔的与上述第2半导体区接近部分的值SE和与上述第3半导体区接近部分的栅极凹沟的相互的间隔SC不同。
116.权利要求47所述的半导体装置，其特征是上述栅极凹沟相互的间隔的与上述第2半导体区接近部分的值SE和与上述第3半导体区接近部分的栅极凹沟的相互的间隔SC不同。
117.权利要求109-116的任何一项权利要求所述的半导体装置，其特征是上述SE与上述SC是SE＞SC的关系。
118.权利要求109-116的任何一项权利要求所述的半导体装置，其特征是上述SC小于5μm。
119.权利要求20，22，23，44，46，47中的任何一项权利要求所述的半导体装置，其特征是还具有把上述第2半导体区与上述第4半导体区连接起来的表面电极。
120.权利要求22，23，46，47，103-107中的任何一项权利要求所述的半导体装置，其特征是还具备把上述第3半导体区与上述第5半导体区连接起来的表面电极。
121.权利要求20所述的半导体装置，其特征是还具备有被形成为与上述第2半导体区接连的第2导电类型的第5半导体区和把该第2与第5半导体区连接起来的表面电极，且上述栅极凹沟被形成为与上述第3，第4，第5半导体区接连、上述第4半导体区是把上述第1半导体区的部分夹在中间而形成的一对高杂质密度区、把由上述一对高杂质密度区所夹的上述第1半导体区用作上述主电流的电流通路。
122.权利要求44所述的半导体装置，其特征是还具备有被形成为与上述第2半导体区接连的第2导电类型的第5半导体区和把该第2与第5半导体区连接起来的表面电极，上述栅极凹沟被形成为与上述第1，第4，第5半导体区接连、上述第4半导体区是把上述第1半导体区的一部分夹在中间而形成的一对高杂质密度区、把由上述一对高杂质密度区所夹的上述第1半导体区用作上述主电流的电流通路。
123.权利要求121或122所述的半导体装置，其特征是把上述一对高杂质密度区的相互的间隔和上述第1半导体区的杂质密度选定为使得在栅极零偏时，用从上述一对高毁质密度区伸展出来的耗尽层把上述第1半导体区夹断。
124.权利要求121或122所述的半导体装置，其特征是在上述第4和第5半导体区之间还具有第一导电类型的且杂质密度比上述第1半导体区高的第6半导体区。
125.权利要求12所述的半导体装置，其特征是在上述第6半导体区的表面上还要形成第2栅极绝缘膜，再在该第2栅极绝缘膜的表面上形成表面栅极电极，该表面栅极电极与上述栅极埋入电极连接。
126.权利要求20所述的半导体装置，其特征是还具有与上述第2半导体区接连且形成于上述第1半导体区表面近傍的第2导电类型的第5半导体区、在上述第2半导体区与上述第4半导体区之间且被形成为与该第5半导体区接连的第1导电类型的第6半导体区、把上述第2和第5半导体区连接起来的表面金属电极，而且上述栅极凹沟被形成为与上述第4和第6半导体区接连。
127.权利要求44所述的半导体装置，其特征是还具有与上述第2半导体区接连且形成于上述第1半导体区表面近傍的第2导电类型的第5半导体区、形成于上述第2半导体区与上述第4半导体区之间且被形成为与该第5半导体区接连的第1导电类型的第6半导体区、把上述第2和第5半导体区连接起来的表面金属电极，上述栅极凹沟被形成为与上述第4和第6半导体区接连。
128.权利要求20所述的半导体装置，其特征是还具备有与上述第4半导体区的表面近傍被形成为与上述第2半导体区离开一个间隔的第1导电类型的第5半导体层、在上述第1和第4半导体区的交界面近傍被形成为与上述第5半导体区接连的第2导电类型、且杂质密度比上述第4半导体区高的6半导体区、把上述第5和第6半导体区连接起来的表面金属电极，上述栅极凹沟被形成为与上述第4半导体区接连。
129.权利要求44所述的半导体装置，其特征是还具备有在上述第4半导体区的表面近傍被形成为上述第2半导体区分开一个间隔的第1导电类型的第5半导体区、在上述第1和第4半导体区的交界面近傍被形成为与上述第5半导体区接连的第2导电类型且杂质密度比上述第4半导体区高的6半导体区、把上述第5和第6半导体区连接起来的表面金属电极，上述栅极凹沟被形成为与上述第4半导体区接连。
130.权利要求20-23，44-47的任何一项所述的半导体装置，其特征是上述栅极凹沟是梳状，并在相当于该梳子的齿部的栅极凹沟与栅极凹沟之间的上述第4半导体区中形成上述主电流的通路、把上述第2和第4半导体区分割成多个区。
131.权利要求130所述的半导体装置，其特征是在上述基板上排列有多个至少具有上述栅极凹沟、第1，第2，第3和第4半导体区的单元电路。
132.权利要求131所述的半导体装置，其特征是上述多个单元电路用表面布线并联连接。
133.权利要求131所述的半导体装置，其特征是上述多个单元电路用表面布线串联连接。
134.权利要求20-23，44-47中的任何一项权利要求所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体接连并在上述第4半导体区中形成上述电流的通路，而且上述栅极凹沟的宽度Wg比上述栅极凹沟的相互之间的间隔S大。
135.权利要求20-23，44-47中的任何一项权利要求所述的半导体装置，其特征是上述栅极凹沟实质上是具有多个弯成直角的弯曲部分的周期性蛇行形状，在被该栅极凹沟所夹持的上述第4半导体区中形成上述主电流的通路。
136.权利要求135所述的半导体装置，其特征是用上述蛇行形状栅极凹沟，把上述第2和第4半导体区的规定部分变成电气浮动状态，把剩下的上述第2和第4半导体区变成为活性区，然后再形成表面金属电极，使之把上述第2和第4半导体区都连到上述第2和第4半导体区的上部。
137.权利要求20-23，44-47中的任何一项权利要求所述的半导体装置，其特征是上述栅极凹沟应把上述第4半导体区分割成多个、并与上述第4半导体区相邻近地形成多个，在上述第4半导体区中形成上述主电流的通路，用上述第1，第2，第3，第4半导体区和上述多个栅极凹沟构成单元电路，然后把多个该单元电路排列在上述基板上。
138.权利要求137所述的半导体装置，其特征是上述单元电路用表面布线串联连接。
139.权利要求137所述的半导体装置，其特征是上述单元电路用表面布线并联连接。
140.一种半导体装置，其特征是至少具备至少有一个主面的基板；在该基板的上部形成的具有与该主表面实质上平行的主表面的第1半导体区；在该第1半导体区的一部分上形成的将成为第1主电极区的第2半导体区；在该第1半导体区的一部分上形成且与第2半导体区离开一个间隔面形成的将成为第2主电极区的第3半导体区；在该第2和第3半导体区之间的该第1半导体区的一部分上形成的具有对该主表面实质上垂直的侧壁且从该第1半导体区的表面向内部形成的栅极凹沟；在该栅极凹沟的侧壁上形成的禁带宽度比该第1半导体区大的第4半导体区；在该第4半导体区的表面上形成为至少把该栅极凹沟的一部分埋填起来的栅极埋入电极；而且，在该第1和第2主电极区之间流动的主电流中，在该栅极埋入电极的最为近傍的、由该栅极埋入电极控制的成分的方向与该主表面实质上是平行的、该主电流的分布方向是从主表面垂直的方向。
141.权利要求所述140的半导体装置，其特征是上述基板是半绝缘性的半导体基板。
142.权利要求141所述的半导体装置，其特征是上述第1半导体区的周围用器件隔离区围起来。
143.权利要求142所述的半导体装置，其特征是上述器件隔离区是高电阻半导体区。
144.权利要求142所述的半导体装置，其特征是上述器件隔离区是由绝缘体构成的绝缘隔离区。
145.权利要求140所述的半导体装置，其特征是上述第1，第2，第3，第4半导体区是化合物半导体区。
146.权利要求145所述的半导体装置，其特征是上述第4半导体区是AlGaAs。
147.权利要求145所述的半导体装置，其特征是在上述第1和第4半导体区之间还形成了其禁带宽度比上述第4半导体区小的第5半导体区。
148.权利要求147所述的半导体装置，其特征是上述第1半导体区是AlGaAs、上述第4半导体区是AlGaAs、上述第5半导体区是InGaAs。
149.权利要求147所述的半导体装置，其特征是上述第1半导体区是Inp、上述第4半导体区是InAlAs、上述第5半导体区是In-GaAs。
150.一种半导体装置，其特征是以在半导体表面上形成的凹沟与凹沟之间作为沟道，在该沟道区流动的主电流在与半导体表面平行的方向上流且该电流的分布方向与平行半导体表面垂直。
151.权利要求150所述的半导体装置，其特征是上述半导体装置是绝缘栅型半导体装置。
152.权利要求151所述的半导体装置，其特征是上述半导体装置是MOS-FET。
153.权利要求151所述的半导体装置，其特征是上述半导体装置是MOS-SIT。
154.权利要求151所述的半导体装置，其特征是上述半导体装置是IGBT。
155.权利要求151所述的半导体装置，其特征是上述半导体装置是MOS复合装置。
156.权利要求155所述的半导体装置，其特征是上述MOS复合装置是MC-SITH。
157.权利要求155所述的半导体装置，其特征是上述MOS复合装置是MCT。
158.权利要求155所述的半导体装置，其特征是上述MOS复合装置是EST。
159.权利要求150所述的半导体装置，其特征是上述半导体装置是HEMT。
160.一种半导体装置，其特征是以被耗尽层与耗尽层夹在中间的第1半导体区的一部分作为沟道，且该沟道区中流动的主电流在与该第1半导体区的主表面平行的方向上流动，该主电流的分布方向是与该主表面垂直的方向。
161.权利要求160所述的半导体装置，其特征是上述耗尽层由形成于上述第1半导体区的主表面的一部分的凹沟的侧壁表面的栅极绝缘膜和在该栅极绝缘膜的表面上形成的栅极电极形成。
162.权利要求160所述的半导体装置，其特征是上述耗尽层由与上述第1半导体区导电类型相反的第2半导体区与上述第1半导体区构成的pn结形成，该pn结的界面，对上述第1半导体区的主表面实质上是垂直方向。
163.权利要求160所述的半导体装置，其特征是，上述耗尽层由埋入到形成于上述第1半导体主表面一部分上的凹沟内部的金属和上述第1半导体区之间形成的肖特基结形成，该肖特基结的界面与上述第1半导体区的主表面实质上是垂直方向。
164.一种半导体装置的制造方法，其特征是至少由下述6个工序构成。第1工序，用于在规定的基板上介以底面绝缘膜形成第1半导体区；第2工序，用于在第1半导体区的规定的部分上形成达到上述底面绝缘膜的第1和第2凹沟；第3工序，用于在把上述第1和第2凹沟的侧壁用作扩散窗口向上述第1半导体区横向扩散杂质以形成第2和第3半导体区；第4工序，用于在与上述第1，第2凹沟垂直的方向上形成第3和第4凹沟，并向该第1，第2，第3和第4凹沟把上述第1，第2和第3半导体区围起来，然后再在上述第1半导体区的内部形成栅极凹沟；第5工序，用于在上述第1至第4凹沟的表面上形成器件隔离绝缘膜，在上述栅极凹沟的表面上形成栅极绝缘膜；第6工序，用于向上述第1至第4凹沟里埋入绝缘物，向上述栅极凹沟中埋入栅极埋入电极。
165.权利要求164所述的半导体装置的制造方法，其特征是上述第1半导体区是第1导电类型半导体区，用上述第3工序扩散的杂质是第1导电类型的杂质。
166.一种半导体装置的制造方法，这是一种半导体装置的制造方法，其特征是至少包括下述工序。a)在规定的基板上介以底面绝缘膜形成第1半导体区的工序；b)在上述第1半导体区的规定部分上形成第1和第2凹沟，直到达到上述底面绝缘膜的工序；c)以上述第1凹沟的侧壁为扩散窗口向上述第1半导体区里横向扩散第1和第2条须以形成第2和第4半导体区的工序；d)把上述第2凹沟的侧壁用作扩散窗口横向扩散第2杂质以形成第3半导体区的工序；e)在与上述第1，第2凹沟垂直的方向上形成第3和第4凹沟，用该第1，第2，第3和第4凹沟把上述第1，第2和第3半导体区围起来，再在上述第1半导体区的内部形成栅极凹沟的工序；f)在上述第1至第4凹沟的表面上形成器件隔离绝缘膜，在上述栅极凹沟的表面上形成栅极绝缘膜的工序；g)向上述第1至第4凹沟内埋入绝缘物，向上述栅极凹沟内埋入栅极电极的工序。
167.权利要求166所述的半导体装置的制造方法，其特征是上述第1半导体区是第1导电类型半导体区，上述第1杂质是第1导电类型杂质，上述第2杂质是第2导电类型杂质。
168.权利要求167所述的半导体装置的制造方法，其特征是在上述C)项工序中，第2杂质先于第1杂质进行扩散。
169.权利要求167所述的半导体装置的制造方法，其特征是上述第2杂质的扩散系数比第1杂质大，且在上述工序C)中，第1和第2杂质同时扩散。
170.权利要求164，165中的任何一项中所述的半导体装置的制造方法，其特征是上述栅极绝缘膜用热氧化法形成。
171.权利要求164，165中的任何一项中所述的半导体装置的制造方法，其特征是上述栅极凹沟和上述第1至第4凹沟用CVD法埋入。
172.权利要求171所述的半导体装置的制造方法，其特征是向上述栅极凹沟里埋入掺入了杂质的多晶硅、向上述第1至第4凹沟里埋入不掺杂质的多晶硅。
173.权利要求166至169中的任何一项中所述的半导体装置的制造方法，其特征是上述栅极绝缘膜用热氧化法形成。
174.权利要求166至169中的任何一项中所述的半导体装置的制造方法，其特征是上述栅极凹沟和上述第1至第4凹沟用CVD方法进行埋入。
175.权利要求174所述的半导体装置的制造方法，其特征是向上述栅极凹沟里埋入掺入已掺杂的多晶硅、向上述第1至第4凹沟里埋入不掺杂的多晶硅。
176.一种半导体装置的制造方法，其特征是至少由下述6个工序组成。第1工序，用于在规定的基板上介以底面绝缘膜形成第1半导体区；第2工序，用于在第1半导体区的规定的部分上形成第1凹沟直到达到上述底面绝缘膜；第3工序，用于在把上述第1凹沟的侧壁用作扩散窗口，向上述第1半导体区横向扩散第1杂质以形成第3半导体区；第4工序，用于用绝缘物填埋上述第1凹沟；第5工序，用于在上述第1半导体区的规定的部分上形成直到达到上述底面绝缘膜的第2凹沟；第6工序，把上述第2凹沟的侧壁用作扩散窗口，向上述第1半导体区横向扩散第2杂质以形成第2半导体区。
177.权利要求176所述的半导体装置，其特征是在上述第6工序之前还有形成以上述第2凹沟的侧壁为扩散窗口，向上述第1半导体区横向扩散第3杂质，与上述第2半导体区相邻的第4半导体区的工序。
178.权利要求176所述的半导体装置的制造方法，其特征是上述第1半导体区是第1导电类型，上述第1杂质是第2导电类型，上述第2杂质是第1导电类型。
179.权利要求177所述的半导体装置的制造方法，其特征是上述第1半导体区是第1导电类型，上述第1，第3杂质是第2导电类型，上述第2杂质是第1导电类型。
全文摘要
课题是提供通导电阻小的半导体装置。这是一种把在半导体表面上形成的凹沟与凹沟之间所形成的沟道里流动的主电流，用已埋入到凹沟内部中去的栅极电极进行控制的半导体装置，被此栅极电极直接控制的主电流的方向与半导体表面平行，主电流分布在从半导体表面的垂直方向上。因而可以不受半导体表面面积限制地、自由地增大沟道宽度W。
文档编号H01L29/06GK1149203SQ9610455
公开日1997年5月7日 申请日期1996年4月1日 优先权日1995年3月30日
发明者远藤幸一 申请人:株式会社东芝