本发明提供的射频结构的形成方法，能够与CMOS工艺结合起来，也就降低了制作成本，而STI302则位于非器件区。
[0057]所述有源区上方还形成有掩膜层304，例如是氮化硅，防止在后续过程中对有源区产生影响。所述埋氧化层301的材质一般选择为氧化物，例如氧化硅、氧化铝等，为了提供较佳的隔离效果，所述埋氧化层301的的厚度为0.1 μπι?2 μπι。所述STI302的可以选择为常见材料，例如氧化硅，其厚度为0.1 ym?0.4 μπι。所述有源区303和掩膜层304的厚度之和与STI302的厚度相当。
[0058]请参考图4，接着进行步骤S202，在所述前端结构上涂敷光阻305并进行图案化；所述光阻305被图案化后用于之后第一通孔的形成，本步骤可以采用常规工艺进行。
[0059]然后，请参考图5，进行步骤S203，以图案化的光阻305为掩膜，进行刻蚀形成第一通孔306，所述第一通孔306延伸至衬底300中；所述第一通孔306的刻蚀工艺目前已经成熟，故不再详述。所述第一通孔306延伸入衬底300中的深度例如可以是Iym?2μπι。
[0060]之后，请参考图6和图7，进行步骤S204，在所述第一通孔306中形成陷阱308，所述陷阱308低于所述有源区303 ;具体的，首先参考图6，进行第一子步骤，去除图案化的光阻305，并进行清洗；然后，进行第二子步骤，在所述第一通孔306中填充无掺杂多晶硅307，并充满所述第一通孔306 ;之后，进行第三子步骤，通过CMP工艺去除STI302之上的无掺杂多晶硅，保留位于第一通孔306中的无掺杂多晶硅；最后，进行无掺杂多晶硅回刻，刻蚀所述第一通孔306中的无掺杂多晶硅。经过发明人的大量研宄发现，陷阱308不能够过高，否则不能够起到降低信号串扰的作用，经过反复推敲验证，发明人认为需要使得无掺杂多晶硅的上表面低于有源区303，从而形成所述陷阱308。如图7所示，陷阱308包括位于衬底300中的部分和位于埋氧化层301中的部分，较佳的，所述陷阱308的上表面位于所述埋氧化层301的中间，从而起到更佳的降低信号串扰效果。至此，所述陷阱308形成，陷阱308的中心基本处于埋氧化层301与衬底300的交界处，能够冻结载流子，有效降低信号串扰。
[0061]之后，请参考图8和图9，进行步骤S205，利用氧化物309填充满所述第一通孔306，并在所述浅沟槽隔离302及有源区303上形成层间介质层(ILD) 310 ;较佳的，所述氧化物309选择为氧化硅，例如采用CVD工艺形成。在氧化物309填充完成后，位于STI302中的部分与原STI302结合成最终的STI (未改变标号)302，位于埋氧化层301中的部分则与原埋氧化层301结合成最终的埋氧化层(未改变标号)301。如图9所示，在沉积ILD310之前，还包括:去除所述掩膜层304，然后进行ILD310的沉积和平坦化，所述ILD310的厚度为 0.65 μ m ?I μ m。
[0062]最后，进行步骤S206，在所述ILD310上形成金属层312。如图10所示，先在所述ILD310中形成第二通孔，所述第二通孔暴露出有源区303 ;然后填充所述第二通孔形成插塞311，所述插塞连接于所述有源区303 ;之后，进行金属层312的形成，并使得插塞311与金属层312相连接。
[0063]经过上述过程，能够获得一种射频结构的形成方法形成的射频结构，具体请参考图10，包括:
[0064]衬底300 ;位于所述衬底300上的埋氧化层301 ;位于所述衬底300及埋氧化层301中的陷阱308 ;位于所述埋氧化层301上的有源区303和浅沟槽隔离302 ;位于所述有源区303和浅沟槽隔离302上的层间介质层310 ；以及位于所述层间介质层310上的金属层312，所述金属层312通过一位于所述层间介质层310中的插塞311与有源区相连接。
[0065]在本发明提供的射频结构中，增大了陷阱中心与金属层之间的距离，从而提高了抗串扰能力，减小了信号的串扰。并且该方法与CMOS工艺能够结合，也降低了制作成本。
[0066]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1.一种射频结构的形成方法，包括: 提供前端结构，包括衬底，形成于所述衬底上的埋氧化层、形成于所述埋氧化层上的有源区及浅沟槽隔离； 在所述前端结构上涂敷光阻并进行图案化； 以图案化的光阻为掩膜，进行刻蚀形成第一通孔，所述第一通孔延伸至衬底中； 在所述第一通孔中形成陷阱，所述陷阱低于所述有源区； 利用氧化物填充满所述第一通孔，并在所述浅沟槽隔离及有源区上形成层间介质层； 在所述层间介质层上形成金属层。
2.如权利要求1所述的射频结构的形成方法，其特征在于，所述陷阱的材质为无掺杂多晶娃。
3.如权利要求2所述的射频结构的形成方法，其特征在于，形成所述陷阱包括: 去除图案化的光阻； 在所述第一通孔中填充无掺杂多晶硅，并充满所述第一通孔； 回刻所述无掺杂多晶硅，使之上表面低于所述有源区，形成所述陷阱。
4.如权利要求1所述的射频结构的形成方法，其特征在于，所述陷阱的上表面位于所述埋氧化层的中间。
5.如权利要求1所述的射频结构的形成方法，其特征在于，所述埋氧化层的的厚度为0.1 μ m ?2 μ m。
6.如权利要求5所述的射频结构的形成方法，其特征在于，所述第一通孔延伸至衬底的深度为I μπι?2 μπι。
7.如权利要求6所述的射频结构的形成方法，其特征在于，所述浅沟槽隔离的厚度为0.1 μ m ?0.4 μ m。
8.如权利要求1所述的射频结构的形成方法，其特征在于，所述有源区上还形成有掩膜层。
9.如权利要求8所述的射频结构的形成方法，其特征在于，在形成层间介质层之前，还包括: 去除所述掩膜层。
10.如权利要求1所述的射频结构的形成方法，其特征在于，所述层间介质层的厚度为0.65 μ m ~ I μ m。
11.如权利要求1所述的射频结构的形成方法，其特征在于，在所述浅沟槽隔离及有源区上沉积层间介质层之后，在所述层间介质层上形成金属层之前，还包括: 在所述层间介质层中形成第二通孔，所述第二通孔暴露出有源区； 填充所述第二通孔形成插塞。
12.—种利用权利要求1-11中任意一项所述的射频结构的形成方法形成的射频结构，其特征在于，包括: 衬底； 位于所述衬底上的埋氧化层； 位于所述衬底及埋氧化层中的陷阱； 位于所述埋氧化层上的有源区和浅沟槽隔离； 位于所述有源区和浅沟槽隔离上的层间介质层；以及 位于所述层间介质层上的金属层。
13.如权利要求12所述的射频结构，其特征在于，还包括位于所述层间介质层中的插塞，所述插塞一端连接于所述有源区，另一端连接于所述金属层。
【专利摘要】本发明揭示了一种射频结构及其形成方法。该方法包括：提供前端结构，包括衬底，形成于所述衬底上的埋氧化层、形成于所述埋氧化层上的有源区及浅沟槽隔离；在所述前端结构上涂敷光阻并进行图案化；以图案化的光阻为掩膜，进行刻蚀形成第一通孔，所述第一通孔延伸至衬底中；在所述第一通孔中形成陷阱，所述陷阱低于所述有源区；利用氧化物填充满所述第一通孔，并在所述浅沟槽隔离及有源区上形成层间介质层；在所述层间介质层上形成金属层。本发明增大了陷阱中心与金属层之间的距离，从而提高了抗串扰能力，减小了信号的串扰。并且该方法与CMOS工艺能够结合，也降低了制作成本。
【IPC分类】H01L27-12, H01L21-02, H01L21-768, H01L23-528
【公开号】CN104599954
【申请号】CN201510052269
【发明人】刘张李
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2015年5月6日
【申请日】2015年1月31日