具有多个电荷存储层的存储器晶体管的制作方法
【专利说明】
[0001]相关申请的香叉引用
[0002] 本申请是2011年11月3日提交的共同未决的美国申请序列第13/288,919号的 部分继续申请，所述美国申请序列第13/288, 919号是2008年5月13日提交的美国申请序 列号第12/152, 518号，即2011年11月22日发布的现在的专利第8, 063, 434号的分案，所 述专利第8,063,434号在35U.S.C. 119(e)下要求2007年5月25日提交的美国临时专利 申请序列第60/940, 160号的优先权权益，所有的该些申请在此通过引用W其整体并入。
技术领域
[0003] 本发明通常设及半导体设备，并且更特别地设及包含非易失性半导体存储器的集 成电路W及制造所述半导体设备的方法。
[0004]
[0005] 非易失性半导体存储器是可W被电擦除并且被重新编程的设备。广泛用于电脑和 其他电子设备中W及之间的一般的数据存储和传输的一种类型的非易失性存储器是闪速 存储器，比如分栅闪速存储器。分栅闪速存储器晶体管具有与常规的逻辑晶体管（比如，金 属-氧化物-半导体场效应晶体管（M0SFET))的架构类似的架构，因为其还包含在连接衬 底中的源极和漏极的沟道上形成的控制栅。然而，存储器晶体管还包含在控制栅和沟道之 间并且通过绝缘层或电介质层与两者绝缘的存储器或电荷俘获层。被施加到控制栅的编程 电压在电荷俘获层上俘获电荷，由控制栅部分地取消或屏蔽电场，从而改变晶体管的阔值 电压（Vt)并且编程存储器单元。在读出期间，Vt中的该样的位移通过在施加预先确定的读 出电压下存在或不存在流过沟道的电流来感测。为了擦除存储器晶体管，擦除电压被施加 到控制栅W恢复或逆转Vt的位移。
[0006] 对于闪速存储器的优点的重要衡量是数据保留时间，该数据保留时间是存储器晶 体管在没有施加电力的情况下可W保留电荷或保持被编程的时间。在电荷俘获层中存储或 俘获的电荷由于通过绝缘层的泄漏电流而随时间减小，从而减少编程的阔值电压（VT巧和 擦除的阔值电压（VTE)之间的差异，该限制存储器晶体管的数据保留。
[0007] 常规存储器晶体管和形成该存储器晶体管的方法所存在的一个问题在于，电荷俘 获层通常具有差的或随时间减小的数据保留，该限制有效的晶体管寿命。参考图1A，如果电 荷俘获层是富娃（Si)的，则在由曲线图或线102代表的VTP和由线104代表的VTE之间存 在大的初始窗口或差异，但窗口在保留模式中崩溃得非常迅速，到寿命终止巧化106)的 时间少于约1.E+07秒。
[0008] 参考图1B，如果在另一方面，假设电荷俘获层是高质量氮化物层，即具有低化学计 量浓度的Si的层，那么在保留模式中窗口的崩溃速率或Vt的斜率将减少，然而初始的程序 擦除窗口也被减少。此外，在保留模式中Vt的斜率仍然是相当睹峭的，并且泄漏路径没有 被充分地最小化W明显改善数据保留，因此E0L106仅仅被适度改善。
[0009] 另一个问题在于，半导体存储器越来越多地在集成电路（1C)中将逻辑晶体管（比 如M0S阳T的）与存储器晶体管组合，该集成电路在用于嵌入式存储器或系统级巧片（S0C) 应用的普通衬底上制造。用于形成存储器晶体管的性能的多种当前工艺与用于制造逻辑晶 体管的工艺是不兼容的。
[0010] 因此，存在对存储器晶体管W及形成该存储器晶体管的方法的需求，其提供改善 的数据保留和增加的晶体管寿命。还期望的是，形成存储器设备的方法与用于在普通衬底 上形成的相同的1C中形成逻辑元件的方法是兼容的。
[0011] 发明概述
[0012] 本发明提供对该些W及其他问题的解决方案，并且提供超过常规的存储器单元或 设备W及制造其的方法的另外的优点。
[0013] 通常，设备包含存储器晶体管，该存储器晶体管包含；多晶娃沟道区，其电气连接 在衬底中形成的源极区和漏极区；氧化物-氮化物-氮化物-氧化物（0NN0)堆叠，其被布 置在沟道区之上；W及高功函数栅电极，其在0NN0堆叠的表面上形成。在一个实施方案中， 0NN0堆叠包含多层电荷俘获区，该多层电荷俘获区包含富氧的第一氮化物层和被布置在第 一氮化物层之上的贫氧的第二氮化物层。在另一个实施方案中，多层电荷俘获区还包含氧 化物反隧穿层，该氧化物反隧穿层将第一氮化物层与第二氮化物层分开。
[0014] 附图的简要描i术
[0015] 在结合附图和下文提供的所附权利要求来阅读W下详细描述时，本发明的该些和 多种其他特征和优点将是显而易见的，其中：
[0016] 图1A是示出关于使用根据常规方法形成的电荷存储层并且具有编程电压和擦除 电压之间的大的初始差异的存储器晶体管的数据保留的曲线图，但是该存储器晶体管快速 地损失电荷；
[0017] 图1B是示出关于使用根据常规方法形成的电荷存储层并且具有编程电压和擦除 电压之间的更小的初始差异的存储器晶体管的数据保留的曲线图；
[0018] 图2A到2D是根据本发明的实施方案的半导体设备的局部横截面侧视图，示出用 于形成包含逻辑晶体管和非易失性存储器晶体管的半导体设备的工艺流程；
[0019] 图3是根据本发明的实施方案的包括含有高功函数栅电极的逻辑晶体管和非易 失性存储器晶体管的半导体设备的局部横截面侧视图；
[0020] 图4A和4B示出包含0N0N0堆叠的非易失性存储器设备的横截面视图；
[0021] 图5描绘根据本发明的实施方案的表示用于制造包含0N0N0堆叠的非易失性电荷 俘获存储器设备的方法中的一系列操作的流程图；
[0022] 图6A示出包含多层电荷俘获区的非平面的多栅设备；
[0023] 图6B不出图6A的非平面的多栅设备的横截面视图；
[0024] 图7A和7B示出包含多层电荷俘获区和水平纳米线沟道的非平面的多栅设备；
[00巧]图7C示出图7A的非平面的多栅设备的垂直串的横截面视图；
[0026] 图8A和8B示出包含多层电荷俘获区和垂直的纳米线沟道的非平面的多栅设备；
[0027] 图9A到9F示出用于制造图8A的非平面的多栅设备的先栅极方案拟及
[0028] 图10A到10F示出用于制造图8A的非平面的多栅设备的后栅极方案。
[0029] 具体描巧
[0030] 本发明通常设及非易失性存储器晶体管，该非易失性存储器晶体管包含多层电荷 存储层和高功函数栅电极，W增加数据保留和/或改善编程时间和效率。结构和方法对其 中半导体设备包括含有在普通衬底上形成的高功函数栅电极的逻辑晶体管和非易失性存 储器晶体管的嵌入式存储器或系统级巧片（SOC)应用特别有用。
[0031] 在W下描述中，为了解释的目的，大量具体的细节被阐述W便提供对本发明的彻 底理解。然而，对本领域的其中一名技术人员将显而易见的是，本发明可W在没有该些具体 细节的情况下被实施。在其他实例中，众所周知的结构W及技术未被详细地示出或W方框 图的形式示出W便避免不必要地模糊对本描述的理解。
[0032] 在描述中引用的"一个实施方案"或"实施方案"意指关于该实施方案描述的特定 特征、结构或特性被包含在本发明的至少一个实施方案中。在本说明书的多个地方中词组 "在一个实施方案中"的出现不一定全部指相同的实施方案。如本文使用的术语"结合（to couple)"可W包括直接连接和通过一个或更多个中介组件间接连接。
[0033] 简言之，根据本发明的非易失性存储器晶体管包含在氧化物-氮化物-氧化物 (0N0)电介质堆叠上形成的高功函数栅电极。对于高功函数栅电极，其意指从栅电极中除去 电子需要的最小能量被增加。
[0034] 在某些优选实施方案中，高功函数栅电极包含渗杂的多晶娃（polyuTstalline silicon)或多晶娃（polysilicon)(聚）层，该多晶娃层的制造可W被容易地整合到标准的 互补金属氧化物半导体（CM0巧工艺流程（比如，用来制造金属氧化物半导体（M0巧逻辑晶 体管的那些）中，W使得能够制造包含存储器晶体管和逻辑晶体管两者的半导体存储器或 设备。更优选地，相同的渗杂的多晶娃层还可W被图案化W形成用于M0S逻辑晶体管的高 功函数栅电极，从而改善逻辑晶体管的性能并且提高制造工艺的效率。任选地，0N0电介质 堆叠包含多层电荷存储层或电荷俘获层W进一步改善存储器晶体管的性能，W及特别地改 善存储器晶体管的数据保留。
[0035] 现在将参考图2A到2D详细描述半导体设备W及形成其的方法，该半导体设备包 含具有高功函数栅电极的非易失性存储器晶体管，该图2A到2D是示出用于形成包含存储 器晶体管和逻辑晶体管两者的半导体设备的工艺流程的中间结构的局部横截面侧视图。为 了清楚的目的，众所周知且与本发明不相关的半导体制造的多种细节已经从W下描述中省 略。
[0036] 参考图2,半导体设备的制造W在晶片或衬底206的表面204上形成0N0电介质堆 叠202开始。通常，0N0电介质堆叠202包含薄的下方的氧化物层或隧穿氧化物层208W 及顶部氧化物层或阻挡氧化物层212,该薄的下方的氧化物层或隧穿氧化物层208将电荷 俘获或存储层210与在衬底206中的存储器晶体管的沟道区（未示出）分开或电绝缘。优 选地，如上文指出并且如图2A-2D中所示，电荷存储层210是包含至少顶部电荷俘获氮氧化 物层210A和下方的大体上的无俘获氮氧化物层210B的多层电荷存储层。
[0037] 通常，衬底206可W包含任何已知的娃基半导体材料，该娃基半导体材料包含娃、 娃错、绝缘体上的娃或藍宝石上的娃衬底。可选择地，衬底206可W包含在非娃基半导体材 料（比如，神化稼、错、氮化稼或侣-磯化侣）上形成的娃层。优选地，衬底206是渗杂的或 无渗杂的娃衬底。
[0038] 0N0电介质堆叠202的下方氧化物层或隧穿氧化物层208通常包含相对薄的二氧 化娃（Si〇2)层，其从约15埃到约22 A，并且更优选地约18A。隧穿氧化物层208可 W通过任何适当的手段来形成或沉积，该些手段包括例如使用化学气相沉积（CVD)来沉积 或热生长。在优选的实施方案中，隧穿介质层使用蒸气退火来形成或生长。通常，工艺包含 其中衬底206被放置在沉积室或加工室中，被加热到从约700°C到约850°C的温度，并且被 暴露于湿蒸气持续预先确定的时间段的湿式氧化方法，该预先确定的时间段基于所完成的 隧穿氧化物层208的期望厚度来选择。示例性的加工时间是从约5分钟到约20分钟。氧 化可W在大气压下或在低压下进行。
[0039] 在优选的实施方案中，多层电荷存储层210的氮氧化物层210A、210B在利用不 同的工艺和工艺气体或原始材料的分开的步骤中形成或沉积，并且具有从约70A到约 150A、并且更优选地为约100A的总厚度或组合厚度。下方无俘获氮氧化物层210B可W 通过任何适当的手段来形成或沉积，该些手段包括例如使用工艺气体在低压CVD工艺中沉 积，该工艺气体包括；娃源，比如甲硅烷（Si&)、氯甲硅烷（Si&Cl)、二氯甲硅烷（Si&Cls)、 四氯甲硅烷（Sicu;氮源，比如氮气饰）、氨（畑3)、s氧化氮（n〇3)或一氧化二氮饰〇) ;W 及含氧气体，比如氧气（〇2)或馬〇。在一个实施方案中，无俘获氮氧化物层210B使用包括二 氯甲硅烷、N&和N20的工艺气体W低压CVD工艺来沉积，同时使室保持在从约5毫托（mT) 到约500mT的压力下，并且使衬底保持在从约700°C到约850°C并且更优选为至少约780°C 的温度下，持续从约2. 5分钟到约20分钟的时段。特别地，工艺气体可W包括W从约8:1 到约1:8的比例混合的馬0和畑3的第一气体混合物W及W从约1:7到约7:1的比例混合 的DCS和N&的第二气体混合物，并且能够W从约每分钟5标准立方厘米（seem)到约每分 钟200标准立方厘米的流速被引入。
[0040] 顶部的电荷俘获氮氧化物层210A可W使用包括双叔了基氨基甲硅烷炬TBA巧的 工艺气体WCVD工艺被沉积在底部氮氧化物层210B之上。已经发现的是，BTBAS的使用通过 增加电荷俘获氮氧化物层210A中的碳水平来增加在氮氧化物中形成的深陷阱的数目。此 夕F，该些深陷阱减