一种鳍式二极管及其制备方法
【技术领域】
[0001]本发明涉及场效应晶体管制备领域，具体涉及一种鳍式二极管及其制备方法。
【背景技术】
[0002]场效应晶体管(Field Effect Transistor, FET)由多数载流子参与导电，也称为单极型晶体管。它属于电压控制型半导体器件。具有输入电阻高(10~7?10~12Ω)、噪声小、功耗低、动态范围大、易于集成、没有二次击穿现象、安全工作区域宽等优点，被广泛应用于半导体制备领域中。随着FET技术的不断成熟以及人们对高性能器件的不断追求，力口州大学伯克利分校的胡正明教授研发一种新型的场效晶体管-Fin FET (鳍式场效晶体管)，在Fin FET的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路的两侧控制电路的接通与断开。这种设计可以大幅改善电路控制并减少漏电流(leakage current),也可以大幅缩短晶体管的闸长；因此Fin FET具有功耗低，面积小的优点，同时可以有效抑制短沟道效应以及较低的漏极感应势垒降低效应，目前已逐渐被大批量投入生产。
[0003]由于Fin FET具有上述优点，本领域技术人员一直致力于该领域研究，以将FinFET应用到二极管制备领域中，但是在二极管的Fin FET由于是一个平面的结构，即FinD1de (鳍式二极管)，如何设计Fin D1de在本领域一直是一个很复杂的技术难题；同时在目前20nm及其以下技术节点的制备工艺中，生产的Fin D1de的鳍状结构的不同组成部分一般是采用不同的掺杂，因此在不同组成部分交界的位置处，很难控制异质结接触面积。
【发明内容】
[0004]本发明提供了一种鳍式二极管及其制备方法，在刻蚀形成鳍状结构后，对鳍状结构进行N/P型的离子掺杂，然后在鳍状结构上方和部分侧壁生长一层P/N型的外延层，本发明可有效增加异质结接触面积，并提高器件性能。
[0005]一种鳍式二极管的制备方法，其中，包括以下步骤:
[0006]提供一具有第一掺杂类型的衬底；
[0007]刻蚀所述衬底，于所述衬底内形成若干鳍状结构，且相邻鳍状结构之间形成有沟槽；
[0008]沉积一掩膜层覆盖在所述沟槽底部表面；
[0009]在所述鳍状结构顶部制备一外延层，且该外延层将位于所述鳍状结构顶部的侧壁予以覆盖；
[0010]对所述外延层进行掺杂，使所述外延层具有第二掺杂类的型；
[0011]其中，所述第一掺杂类型与所述第二掺杂类型相反。
[0012]上述的鳍式二极管的制备方法，其中，所述衬底材质为SiC或SiGe。
[0013]上述的鳍式二极管的制备方法，其中，所述掩膜层为采用沉积工艺或高温氧化工艺形成的氧化物层。
[0014]上述的鳍式二极管的制备方法，其中，所述衬底上设置有N型掺杂区和P型掺杂区，且位于P型掺杂区中的外延层的材质为SiGe，位于N型掺杂区中的外延层的材质为SiC。
[0015]上述的鳍式二极管的制备方法，其中，采用原位掺杂工艺对所述外延层进行掺杂。
[0016]上述的鳍式二极管的制备方法，其中，所述第一掺杂类型与第二掺杂类型为N型掺杂或P型掺杂；
[0017]当所述第一掺杂类型为N型掺杂时，采用原位掺杂工艺对所述外延层进行P型掺杂；
[0018]当所述第一掺杂类型为P型掺杂时，采用原位掺杂工艺对所述外延层进行N型掺杂。
[0019]上述的鳍式二极管的制备方法，其中，且制备的鳍状结构的数量及相邻鳍状结构之间的间距根据工艺需求而设定。
[0020]本发明还记载了一种鳍式二极管，其中，包括:
[0021]一具有第一掺杂类型的衬底，以及通过刻蚀该衬底形成的鳍状结构，相邻鳍状结构之间形成的沟槽底部覆盖有掩膜层，所述鳍状结构顶部和靠近顶部的部分侧壁覆盖有一层具有第二掺杂类型的外延层；
[0022]其中，所述第一掺杂类型与第二掺杂类型相反。
[0023]上述的鳍式二极管，其中，所述衬底材质为SiC或SiGe。
[0024]上述的鳍式二极管，其中，所述掩膜层为采用沉积工艺或高温氧化工艺形成的氧化物层。
[0025]上述的鳍式二极管，其中，所述述鳍式二极管上设置有P型掺杂区和N型掺杂区，且位于P型掺杂区中的外延层的材质为SiGe，位于N型掺杂区中外延层的材质为SiC。
[0026]上述的鳍式二极管，其中，所述外延层经过原位掺杂工艺进行掺杂，使得该外延层具有第二掺杂类型。
[0027]上述的鳍式二极管，其中，所述第一掺杂类型与第二掺杂类型为N型掺杂或P型掺杂。
[0028]上述的鳍式二极管，其中，当所述第一掺杂类型为N型掺杂时，第二掺杂类型为P型掺杂；
[0029]当所述第一掺杂类型为P型掺杂时，第二掺杂类型为N型掺杂。
[0030]上述的鳍式二极管，其中，制备的鳍状结构的数量及相邻鳍状结构之间的间距根据工艺需求而设定。
[0031]由于本发明采用了以上技术方案，在Fin D1de的制备工艺中，通过选用具有离子掺杂类型的衬底然后刻蚀形成鳍状结构，再在鳍状结构的顶部及部分侧壁形成外延层，然后对外延层进行原位掺杂，并使得外延层的掺杂类型与衬底的掺杂类型相反，在两者接触面形成了 P-N异质结，有利于增大器件结接触面积；同时还可通过控制进行原位掺杂时掺杂的相关参数，来实现对器件的电学性能进行进一步的调整。
【附图说明】
[0032]通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、夕卜形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
[0033]图1为本发明提供衬底的示意图；
[0034]图2A-2B为本发明形成鳍状结构的示意图；
[0035]图3A-3B为本发明形成掩膜层后的示意图；
[0036]图4A-4B为本发明在生长栅极材料层后的示意图；
[0037]图5A-5B为本发明对栅极材料层进行掺杂后的示意图。
【具体实施方式】
[0038]下面结合附图对本发明的【具体实施方式】作进一步的说明:
[0039]本发明提供一种鳍式二极管的制备方法，如图1?5B所示，具体步骤如下:
[0040]步骤S1:提供一具有第一掺杂类型(N型掺杂或P型掺杂)的衬底1，优选的，该衬底材质为SiGe或者SiC,如图1所示。
[0041]步骤S2:采用图案化工艺在衬底I中形成若干鳍状结构2，具体步骤为:
[0042]I)旋涂一层光刻胶将衬底I上表面予以覆盖，然后借助一具有光刻图案的掩膜版进行曝光显影工艺，在光刻胶中形成开口图案，然后以剩余光刻胶为掩膜，刻蚀衬底I形成若干鳍状结构2，如图2A-2B所示，其中，图2A为刻蚀形成鳍状结构后的器件的截面图，图2B为刻蚀形成鳍状结构后的器件的立体图。在本发明的实施例中，根据工艺需求，选用特定的掩膜版来进行曝光，进而使得最终制备的鳍状结构2的数量及相邻鳍状结构2之间的间距满足工艺需求。
[0043]步骤S3:制备一层掩膜层3将相邻鳍状结构2之间的凹槽底部进行覆盖，优选的，该掩膜层3为采用沉积工艺或高温氧化工艺形成的氧化物层，如图3A-3B所示，图3A为本发明形成掩膜层后的器件截面图，图3B为本发明形成掩膜层后的器件的立体图。
[0044]步骤S4:在鳍状结构2顶部制备一外延层4，且该外延层4将位于鳍状结构2顶部的部分侧壁予以覆盖。在本发明的实施例中，根据掺杂区域的不同生长不同材质的外延层4，即:在P型掺杂区，外延生长一 SiGe材料层；而在N型掺杂区，则外延生长一 SiC材料层，如图4A-4B所示。
[0045]步骤S5:对外