32]再进一步，所述衬底除包括第一区域、第二区域和第三区域外，还包括与第一掩膜层相邻的待形成掺杂区的区域时，所述第一掩膜层也可以作为形成所述掺杂区的工艺的部分掩膜，多次利用位置精确度高且形貌好的第一掩膜层作为形成掺杂区的部分掩膜，不仅使得形成的掺杂区的位置精确度高，进一步提高形成半导体器件的可靠性和电学性能，而且进一步降低了工艺成本。
【附图说明】
[0033]图1为一实施例形成半导体器件的流程示意图；
[0034]图2为光刻胶层曝光的光线在有源区和隔离结构界面处的光反射图；
[0035]图3至图17为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
【具体实施方式】
[0036]如【背景技术】所述，现有技术形成的半导体器件的电学性能差。
[0037]为此，针对半导体器件的形成方法进行研究，半导体器件的形成方法包括以下步骤，请参考图1:步骤S1、提供衬底，所述衬底包括第一区域和第二区域，且所述第一区域衬底表面具有第一栅极结构，所述第二区域衬底表面具有第二栅极结构；步骤S2、在所述第一区域衬底表面形成第一侧墙，所述第一侧墙位于第一栅极结构两侧，在所述第二区域衬底表面形成第二侧墙，所述第二侧墙位于第二栅极结构两侧；步骤S3、在所述第二区域衬底表面形成光刻胶层；步骤S4、以光刻胶层为掩膜，对第一栅极结构两侧的第一区域衬底形成掺杂，形成掺杂区；步骤S5、去除第二区域的光刻胶层。
[0038]上述提供的半导体器件的形成方法，容易导致形成的掺杂区位置出现偏差，导致在不期望区域也进行了掺杂，影响半导体器件的电学性能。
[0039]针对半导体器件的形成方法进行进一步研究发现，导致掺杂区位置出现偏差的原因在于:在第二区域表面形成光刻胶层后，光刻胶层的图形与预期形成的图形有偏差，从而导致形成的掺杂区的位置出现偏差。所述光刻胶层的图形与预期形成的图形有偏差的原因在于:
[0040]首先，在光刻胶层曝光过程中，曝光的光线在衬底表面发生反射，导致光刻胶层曝光不均匀。其次，为了防止半导体器件中发生电连接，将第一区域和第二区域采用隔离结构相隔离，请参考图2，AA1为第一区域(有源区)，AA2为第二区域，STI为隔离结构，PR为光刻胶层；在光刻胶层曝光过程中，曝光的光线01在第一区域衬底和隔离结构的界面处发生反射，造成光刻胶层的侧壁不均匀曝光，影响后续在第一区域衬底内形成掺杂区。当衬底包括多个待形成掺杂区的区域时，需要多次形成光刻胶层以进行不同区域的离子注入工艺，多次的光刻工艺形成的光刻胶层的位置以及形貌容易与实际设定位置和形貌发生偏差，其误差累计效应导致形成的半导体器件的电学性能低下。
[0041]为了解决光刻胶层曝光不均匀的问题，提出了在光刻胶层和衬底之间形成底部抗反射涂层的方法，然而，上述方法不仅工艺成本高，并且在经过一次光刻、刻蚀工艺后形成的底部抗反射涂层，仅能在衬底内形成一种类型的掺杂区，导致半导体器件形成工艺复杂且成本高。
[0042]为此，本发明提供一种半导体器件的形成方法，在第一区域、第二区域和第三区域形成第一初始掩膜层，且第一初始掩膜层具有抗反射作用；在第二区域的第一初始掩膜层表面形成第一光刻胶层；以第一光刻胶为掩膜，刻蚀形成位于第二区域的第一掩膜层；形成覆盖第一区域和部分第一掩膜层的第一光刻胶层；以所述第一光刻胶层和第一掩膜层为掩膜，在第三区域衬底内形成第一掺杂区；形成覆盖第三区域和部分第一掩膜层的第三光刻胶层；以第三光刻胶层和第一掩膜层为掩膜，在第一区域衬底内形成第二掺杂区。本发明重复利用了形成的具有较高位置精确度的第一掩膜层，节约了工艺成本的同时，形成具有较高位置精确度的第一掺杂区和第二掺杂区，提高了半导体器件的可靠性和电学性能。
[0043]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0044]图3至图17为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
[0045]本发明形成的半导体器件包括MOS晶体管或鳍式场效应晶体管中的一种或两种，本实施例以形成的半导体器件包括MOS晶体管为例做示范性说明。
[0046]请参考图3，提供衬底100，所述衬底100包括第一区域1、第二区域II和第三区域III，且所述第一区域1、第二区域II和第三区域III由隔离结构101隔离开。
[0047]所述衬底100为Si衬底、Ge衬底、GeSi衬底或GaAs衬底；所述衬底100表面还可以形成若干外延界面层或应变层以提高半导体器件的电学性能。在本发明的实施例中，所述衬底100为Si衬底。
[0048]还需要说明的是，所述第一区域1、第二区域II和第三区域III可以为相邻或间隔，不应过分限制本发明的保护范围。
[0049]所述隔离结构101用于隔离第一区域1、第二区域II和第三区域III，防止相邻的有源区间发生电导通。本实施例的隔离结构101采用浅沟槽隔离，所述隔离结构101的填充材料为绝缘材料，所述绝缘材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种。
[0050]本实施例中以所述第一区域I的衬底100表面具有第一栅极结构，所述第二区域II的衬底100表面具有第二栅极结构，所述第三区域III的衬底100表面具有第三栅极结构，后续相应形成的第二掺杂区、第三掺杂区和第一掺杂区为轻掺杂区为例做示范性说明。
[0051]在本发明其他实施例中，若第一区域衬底表面未形成有第一栅极结构，则后续形成的第二掺杂区为阈值电压调节区；第二区域衬底表面未形成有第二栅极结构，则后续形成的第三掺杂区为阈值电压调节区；若第三区域衬底表面未形成有第三栅极结构，则后续形成的第一掺杂区为阈值电压调节区。
[0052]所述第一栅极结构包括位于第一区域I衬底100表面的第一栅氧化层111以及位于所述第一栅氧化层111表面的第一栅电极层112。
[0053]所述第二栅极结构包括位于第二区域II衬底100表面的第二栅氧化层121以及位于所述第二栅氧化层121表面的第二栅电极层122。
[0054]所述第三栅极结构包括位于第三区域III衬底100表面的第三栅氧化层131以及位于所述第三栅氧化层113表面的第三栅电极层132。
[0055]所述第一栅氧化层111、第二栅氧化层121或第三栅氧化层131的材料为氧化硅或高k介质材料，所述第一栅电极层112、第二栅电极层122或第三栅氧化层132的材料为多晶硅、掺杂的多晶硅或金属。
[0056]为了保护第一栅极结构、第二栅极结构和第三栅极结构侧壁不被后续工艺所破坏，在第一栅极结构、第二栅极结构和第三栅极结构侧壁形成有侧墙102。
[0057]所述侧墙102为单层结构或多层结构，所述侧墙102的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述侧墙102为氧化硅层和氮化硅层的叠层结构。
[0058]请参考图4，形成覆盖于第一区域1、第二区域II和第三区域II的第一初始掩膜层，所述第一初始掩膜层具有抗反射的作用。
[0059]本实施例中，由于衬底100表面形成有第一栅极结构、第二栅极结构和第三栅极结构，所述第一初始掩膜层除覆盖于衬底100表面外，还覆盖于第一栅极结构110、第二栅极结构120和第三栅极结构130表面。
[0060]所述第一初始掩膜层具有抗反射作用，使得后续在第一初始掩膜层表面形成的第一光刻胶层的形貌和位置与设定的目标一致；并且，第一初始掩膜层还应该满足以下条件:后续去除光刻胶层的工艺对第一初始掩膜层材料的刻蚀速率小，保证后续刻蚀第一初始掩膜层形成第一掩膜层的形貌不受去除光刻胶层工艺的影响。
[0061]本实施例中，第一初始掩膜层为双层结构，第一初始掩膜层包括第一初始下掩膜层103、以及位于第一初始下掩膜层103表面的第一初始上掩膜层104。第一初始下掩膜层103的材料为交联型(cross-linked type)材料,第一初始上掩膜层104的材料为含娃的材料。
[0062]第一初始下掩膜层103的材料为交联型的旋涂碳(SOC:Spin on Carbon,第一初始上掩膜层104的材料为旋涂硅(SOG =Spin on Glass)或含硅的底部抗反射材料(S1-BARC)。
[0063]本实施例中，第一初始下掩膜层103的材料为旋涂碳，厚度为1000埃至5000埃，第一初始下掩膜层104的材料为旋涂硅，厚度为200埃至2000埃。
[0064]请参考图5，在所述第一初始掩膜层表面形成第二初始光刻胶层；对所述第二初始光刻胶层进行曝光显影处理，形成位于第二区域II的第二光刻胶层105。
[0065]所述第二光刻胶层105作为后续刻蚀形成第一掩膜层的掩膜，因此，第二光刻胶层105的位置精确度以及形貌决定了后续形成的第一掩膜层的位置以及形貌。