堆叠组及其制法与基板结构的制作方法
【技术领域】
[0001]本发明涉及一种半导体封装制程，尤指一种堆叠组及其制法与基板结构。
【背景技术】
[0002]于覆晶封装制程中，通过将半导体元件藉由焊锡材料结合并电性连接至一封装基板(package substrate)上,再将封装基板连同半导体元件进行封装。因此，现有半导体元件与封装基板上均具有接触垫，以供该封装基板与半导体元件(晶片)藉由焊锡材料相互对接与电性连接。
[0003]详细地，如图1A所示，于该封装基板的接触垫100上形成表面处理层12，并于该半导体晶片的电极垫上形成凸块底下金属结构(Under Bump Metallurgy, UBM),且于该凸块底下金属结构上形成铜柱102，再形成焊锡材料103于该铜柱102上，使该焊锡材料103与该铜柱102构成导电凸块101。之后，如图1B所示，将该导电凸块101结合至该接触垫100的表面处理层12上。之后，回焊(reflow)该焊锡材料103。
[0004]然而，于现有覆晶封装制法中，该表面处理层12的材质为化镍浸钯金(Electroless Nickel Electroless Palladium Immers1n Gold, ENEPIG)或镇金(Ni/Au),所以于该表面处理层12的布设的垂直投影面积B远大于该铜柱102的端面垂直投影面积R的情况下，例如B > 1.5R，当进行回焊制程时，该表面处理层12相较于该铜柱102会具有较大的表面拉力，导致该焊锡材料103会湿润(Wetting)扩散至整个该表面处理层12的表面，致使该铜柱102与该焊锡材料103分离而形成不沾锡(Non-Wetting)的铜柱102,如图1C所示，因而造成该封装基板与该半导体晶片之间电性断路或电性接触不佳的情况。
[0005]因此，如何克服现有技术中的问题，实已成目前亟欲解决的课题。
【发明内容】
[0006]鉴于上述现有技术的缺失，本发明的目的为提供一种堆叠组及其制法与基板结构，能避免第一基板与第二基板之间电性断路或电性接触不佳的问题。
[0007]本发明的堆叠组，包括:第一基板，其具有基板本体、设于该基板本体上的多个线路部与设于各该线路部上的表面处理层；以及至少一第二基板，其具有用以结合该线路部的多个导电凸块，使该第二基板设于该第一基板上，且该表面处理层位于该导电凸块与该线路部之间，又各该线路部上的表面处理层接触该导电凸块的垂直投影面积小于或等于该导电凸块的端面垂直投影面积的1.5倍。
[0008]本发明还提供一种堆叠组的制法，包括:提供一第一基板及至少一具有多个导电凸块的第二基板，该第一基板具有基板本体与设于该基板本体上的多个线路部；形成表面处理层于各该线路部上，且各该线路部上的表面处理层欲接触该导电凸块的垂直投影面积小于或等于该导电凸块的端面垂直投影面积的1.5倍；以及将各该导电凸块结合该线路部，使该第二基板设于该第一基板上，且该表面处理层位于该导电凸块与该线路部之间。
[0009]本发明另提供一种基板结构，包括:基板本体，其表面上具有多个导电凸块；多个线路部，其设于该基板本体上；以及表面处理层，其设于各该线路部上，且各该线路部上的表面处理层的垂直投影面积小于或等于该导电凸块的端面垂直投影面积的1.5倍。
[0010]前述的基板结构中，该导电凸块接触结合于该表面处理层上。
[0011]前述的堆叠组及其制法与基板结构中，该基板本体为导线架、线路基板、半导体基材或硅中介板。
[0012]前述的堆叠组及其制法与基板结构中，该线路部包含线路、接触垫或导脚。
[0013]前述的堆叠组及其制法与基板结构中，该表面处理层的材质包含镍、钯或金。
[0014]前述的堆叠组及其制法与基板结构中，该导电凸块具有与该表面处理层接触的焊锡材料，且该焊锡材料的回焊温度为100至270°C。例如，该导电凸块还具有金属体，如铜柱或铜球，以于各该导电凸块对应结合各该线路部之后，该焊锡材料位于该金属体与该表面处理层之间，其中，该焊锡材料欲接置该表面处理层的垂直投影面积小于或等于该焊锡材料接触该金属体的端面垂直投影面积的1.5倍。又该导电凸块还具有结合层，使该金属体位于该焊锡材料与该结合层之间，且该结合层如凸块底下金属层结构、钛、钛钨、氮化钛或铬。
[0015]另外，前述的堆叠组及其制法与基板结构中，于形成该表面处理层后，先形成绝缘保护层于该基板本体上，且该绝缘保护层外露出该表面处理层，再将各该导电凸块对应结合各该线路部。或者，于形成表面处理层前，形成绝缘保护层于该基板本体上，且该绝缘保护层外露出该些线路部。
[0016]由上可知，本发明的堆叠组及其制法与基板结构，藉由该表面处理层的垂直投影面积小于或等于该导电凸块的端面垂直投影面积的1.5倍，以当回焊该导电凸块时，该导电凸块的结构不会分离，所以相较于现有技术，可避免形成不沾锡的金属体，因而能避免该第一基板与该第二基板之间电性断路或电性接触不佳的问题。
【附图说明】
[0017]图1A至IC为现有半导体封装件进行回焊制程的剖面示意图；
[0018]图2A至2F为本发明的堆叠组及其基板结构的制法的第一实施例的剖面示意图；其中，图2D’为图2F的另一实施例，图2E’及2E”为图2D的另一实施例；
[0019]图3A至3E为本发明的堆叠组及其基板结构的制法的第二实施例的剖面示意图；其中，图3D’及3D”为图3D的另一实施例；以及
[0020]图4A至4C为本发明堆叠组进行回焊制程的剖面示意图；其中，图4A’为图4A的另一实施例。
[0021]主要组件符号说明
[0022]100接触垫
[0023]10U300导电凸块
[0024]102铜柱
[0025]103、303焊锡材料
[0026]12、22、32表面处理层
[0027]2、2a、2b、2c、3a、3b、3c第一基板
[0028]20基板本体
[0029]200线路部
[0030]200a顶面
[0031]21,31阻层
[0032]23绝缘保护层
[0033]210、310开口
[0034]230、230，、230”开孔
[0035]3、3’、3”堆叠组
[0036]30第二基板
[0037]30a连接垫
[0038]301、301’结合层
[0039]301a粘着层
[0040]301b阻障层
[0041]301c晶种层
[0042]302金属体
[0043]A、B垂直投影面积
[0044]R端面垂直投影面积
[0045]D口径
[0046]d、d’、d”孔径
[0047]W宽度。
【具体实施方式】
[0048]以下藉由特定的具体实施例说明本发明的实施方式，熟悉此技艺的人士可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
[0049]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技艺的人士的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0050]图2A至2F为本发明的堆叠组3，3’及其基板结构的制法的第一实施例的剖面示意图。
[0051]如图2A所示，提供一具有多个线路部200的基板本体20。
[0052]于本实施例中，该基板本体20为导线架、线路基板、硅中介板或如晶片、晶圆的半导体基材，且该线路部200可包含线路、接触垫或导脚等。有关该基板本体20的内部结构的实施例繁多，并无特别限制，所以不详述。
[0053]如图2B所示，形成一阻层21于该基板本体20上，且于该阻层21上形成有多个开口 210，以令各该线路部200对应外露于该些开口 210，且该开口 210的口径D小于该线路部200的宽度W。
[0054]于本实施例中，藉由例如干膜(Dry Film)形成该阻层