半导体结构及其制造方法
【技术领域】
[0001]本发明涉及一种半导体结构及其制造方法。
【背景技术】
[0002]半导体领域的工程师们不断致力于降低半导体装置的尺寸。在20世纪末期，半导体装置具有微米级的尺寸。而如今，已在进行15纳米制作工艺的研究。随着半导体装置的尺寸变小，特别是从90纳米的半导体装置的发展以来，一些因尺寸降低而带来的问题开始浮现。举例来说，装置中的一些元件强度不足，而无法在后续的制作工艺步骤中保持完好，或者不再足以提供在制作工艺步骤中保护其他元件的功效。此外，缺陷所导致的恶化可能变得更具严重性。为了进一步发展更小的半导体元件，这些问题必须被克服。
【发明内容】
[0003]本发明的目的在于提供一种半导体结构及其制造方法。此种半导体结构及其制造方法的发展，是用来克服一部分因装置尺寸缩小而产生的问题。
[0004]为达上述目的，本发明根据一些实施例提供一种半导体结构，其包括基板、第一栅结构、第二栅电极、第三栅电极及保护层。第一栅结构包括第一栅电极及第一栅介电质，第一栅电极设置在基板上，第一栅介电质覆盖第一栅电极。第一栅结构具有一延伸部。第二栅电极设置在第一栅电极上，并与第一栅电极电性隔离。第一栅结构的延伸部延伸超出第二栅电极的一侧壁。第三栅电极相邻于第一栅电极和第二栅电极设置，并与第一栅电极、第二栅电极电性隔离。第三栅电极具有一延伸部。第三栅电极的延伸部位于保护层的一下表面和第一栅结构的延伸部的一上表面之间。
[0005]根据一些实施例，本发明还提供一种用以制造半导体结构的方法，包括下列步骤，其中半导体结构具有存储单元区和周边区。首先，提供一基板。在存储单元区于基板上形成一堆叠。堆叠包括一存储单元的第一栅结构及第二栅电极，其中第一栅结构包括第一栅电极及第一栅介电质，第一栅电极形成于基板上，第一栅介电质覆盖第一栅电极，第二栅电极设置在第一栅电极上，且第一栅结构具有延伸超出第二栅电极的一侧壁的延伸部。在基板上形成一导电层，导电层覆盖堆叠。接着，移除部分的导电层，以形成相邻于第一栅结构和第二栅电极的一第三栅电极，其中第三栅电极具有一延伸部。之后，在第三栅电极上形成一保护层，使得第三栅电极的延伸部位于保护层的一下表面和第一栅结构的延伸部的一上表面之间。
[0006]根据一些实施例，本发明另一种用以制造一半导体结构的方法包括下列步骤。首先，提供一基板。在基板上形成一堆叠。堆叠包括一存储单兀的第一栅结构及第二栅电极，其中第一栅结构包括第一栅电极及第一栅介电质，第一栅电极形成于基板上，第一栅介电质覆盖第一栅电极，第二栅电极设置在第一栅电极上，且第一栅结构具有延伸超出第二栅电极的一侧壁的一延伸部。接着，形成相邻于第一栅结构和第二栅电极的一第三栅电极，其中第三栅电极具有一延伸部。之后，在第三栅电极上形成一保护层，使得第三栅电极的延伸部位于保护层的一下表面和第一栅结构的延伸部的一上表面之间。
[0007]为了让本发明的上述内容能更明显易懂，下文特举实施例，并配合附图，作详细说明如下:
【附图说明】
[0008]图1A-1G以图示方式示出根据一实施例的半导体结构制造方法的步骤。
[0009]图2示出根据一实施例的半导体结构。
[0010]附图标记
[0011]100:半导体结构
[0012]102:基板
[0013]104A-104D:堆叠
[0014]106:第一栅结构
[0015]106a:延伸部
[0016]106t:上表面
[0017]108:第二栅电极
[0018]108sl:侧壁
[0019]110:第一栅电极
[0020]IlOa:凸出部
[0021]112:第一栅介电质
[0022]114:顶层
[0023]114sl、114s2:侧壁
[0024]116:栅介电层
[0025]118:第二栅介电质
[0026]120:第三栅介电质
[0027]122:第四栅介电质
[0028]124:第三栅电极
[0029]124a:延伸部
[0030]126:第一掺杂区
[0031]128:第一导电层
[0032]130:盖层
[0033]132:第二导电层
[0034]134:导电层
[0035]136:字符线
[0036]138:保护层
[0037]138b:下表面
[0038]140:保护层
[0039]142:第二掺杂区
[0040]200A-200D:存储单元
[0041]1000:存储单元区
[0042]2000 周边区
[0043]C:通道区
[0044]tl:第二栅介电质和保护层的一总厚度
[0045]t2:第一栅结构的延伸部的一总厚度
【具体实施方式】
[0046]在以下的叙述内容中，为了帮助理解根据本发明的半导体结构及其制造方法，将特别以具有分离栅(split-gate)构造的嵌入式闪存存储器(embedded flash, eFlash)为例进行说明。嵌入式非挥发性存储器，如嵌入式闪存存储器、嵌入式电可擦涂只读存储器(embedded EEPROM, eEEPROM)等等，被用于现代的消费式产品中，以同时满足更多样化的产品需求及更小的单位体积。
[0047]典型的分离栅闪存存储器可包括浮栅(floating gate)、控制栅(control gate)及抹除栅(erase gate)。浮栅设置在形成于基板中的通道区(channel reg1n)上。控制栅设置在浮栅上。抹除栅相邻于浮栅及控制栅设置。热载流子注入可用于写入分离栅闪存存储器。一横向电场施加于通道。同时，高电压施加于控制栅以形成一垂直电场。如此，电子可由电场所驱动并被浮栅捕捉。福勒-诺德汉隧道(Fowler-Nordheim tunneling, F-Ntunneling)效应可用于抹除分离栅闪存存储器。高电压施加于抹除栅，以产生浮栅到抹除栅的F-N隧道。为了促进F-N隧道效应，浮栅的外形上可具有向抹除栅凸出的一角落。通过这样的外形，电场可在角落集中，从而增进隧道效应。
[0048]现在请参照图1A-1G，其示出根据一实施例的半导体结构制造方法。在此，半导体结构可以是用于分离栅闪存存储器的结构。为了清楚起见，在一些图式中可能省略部分的元件和附图标记。
[0049]半导体结构可具有一存储单元区(cell reg1n) 1000及一周边区(peripheryreg1n) 2000。首先，提供一基板102，如图1A所示。基板102可为实质上单晶的基板，例如P型或η型的单晶硅基板。
[0050]请参照图1Β，存储单元区1000中，一或多个堆叠104A-104D形成于基板102上。虽然图1B中示出四个堆叠104A-104D，但堆叠的数目并不受限于此。相邻的两个堆叠，例如堆叠104Α和104Β，是以镜像对称的方式设置。为了简化复杂度，以下将针对堆叠104Α进行描述。然而，将对所有的堆叠都进行相同的制作工艺步骤，